介绍外部噪声源以及它们如何影响高速信号链的总动态系统性能_技术

引言：本文介绍最常见的外部噪声源以及它们如何影响高速信号链的总动态系统性能，另外给出了一些模拟和数字小技巧，可用来改善您下一款设计的信噪比(SNR)。

简介

高速模拟信号链的设计可能非常具有挑战性，因为有如此多的噪声源需加以考虑。无论频率为高速(>10 MHz)或低速，转换器都应视为高速混频器，从而所有输入引脚——无论它们pin信号的类型如何(比如模拟、时钟或电源)——都能让这些pin脚的噪声引入到输出频谱。

转换器受限于工艺水平会有特定的底噪，其取决于内部节点和偏置。大部分情况下，高速ADC采用0.18 µCMOS设计，这意味着模拟电源(AVDD)为+1.8 V。这种趋势会持续扩大周边其它驱动模拟输入和时钟的支持器件极限，导致转换器产生偏压。

由于这一转换器裕量不断受限，每一款新的设计都会面临保持−150 dBFS/Hz或更低的极低噪声频谱密度的挑战。设计人员需认识到周边噪声贡献因素对整个信号链解决方案的重要性，而这就是这种认识至为重要的原因。

诚然，有很多噪声原理。本指南涉及其中的两条原理：噪声带宽和噪声源叠加。

噪声带宽

噪声带宽不同于典型的放大器或滤波器截止点的−3 dB带宽。噪声波形具有不同的形状(矩形)，表示带宽的总积分。这表示考虑噪声带宽贡献因素时，您需要略为调整噪声计算。

对于一阶系统而言——比如一阶低通滤波器——噪声带宽会宽57%。对于二阶系统，噪声带宽会宽22%；而三阶系统为15.5%，以此类推。在计算中纳入噪声带宽时，可快速参考表1。

噪声源

噪声源五花八门；添加噪声源时，它们互不相关，并且会分解为更小的单位，而非直接相叠加。因此，有利于突破目前受单个器件所限制的极限。因此，它所带来的优势是可以突破目前受单个器件所限制的极限。它所带来的优势——如果能够在应用中加以利用的话——就是您可以叠加驱动器/放大器或转换器(或两者)来改善系统的SNR动态范围。

例如，对四个ADC的输出求和可改善SNR 6 dB，或1位。每一个ADC的输入由信号项(VS)和噪声项(VN)组成。对四个噪声电压源求和可产生总电压VT，数值为四个信号电压与四个信号电压与四个噪声电压的RSS的线性求和参见公式1：总噪声公式)。

表2显示了对多个器件的输出进行求和后得到的SNR提升。从简化设计角度来说，根据面积、功耗和封装等方面考虑，对四个器件求和显然是非常合适的选择。某些关键情况下，可能会用到更多数量的器件，具体取决于其它系统规格(包括成本)以及可用的电路板面积，当然还有功耗。

图1. 四个并联ADC求和的基本框图

最近，较新的设计会继续降低ADC的内核功耗，从而使得四通道和八通道ADC可即刻投放市场，比如四通道、14位、125 MSPS ADC AD9253。对于多个ADC系统而言，这意味着部署更简单、节省的空间更多。因此，通过对四个14位转换器输出进行求和，设计人员便可弥补额外的一位，并将系统级ENOB扩展至13位(或80 dB)。

同样的技巧还可用于双通道和4道放大器，降低进入转换器的加性噪声。