相位噪声的影响的分析及优化方案_技术

在所有器件特性中，噪声可能是一个特别具有挑战性、难以掌握的设计课题。这些挑战常常导致一些道听途说的设计规则，并且开发中要反复试错。本文将解决相位噪声问题，目标是通过量化分析来阐明如何围绕高速数模转换器中的相位噪声贡献进行设计。本文旨在获得一种"一次成功"的设计方法，即设计不多不少，刚好满足相位噪声要求。

从一块白板开始，首先将DAC视作一个模块。噪声可能来自内部，因为任何实际元器件都会产生某种噪声；也可能来自外部噪声源。外部噪声源可通过DAC的任何外部的任何外部任意连接，包括电源、时钟和数字接口等，进入其中。图1显示了这些可能性。下面将对每一种可能的噪声嫌疑对象分别进行研究，以了解其重要性。

图1.DAC相位噪声来源

为了证明I/O是否需要关切，我们比较了 AD9162 系列高速DAC器件开启和关闭数字接口两种情况下的相位噪声。无数字接口时，器件的NCO模式内部生成波形，DAC事实上变成DDS发生器。图2显示了实验结果。

图2.不同插值时的相位噪声

相位噪声的峰值会根据接口的具体情况发生变化。现在我们感兴趣的是，噪声和所有曲线在彼此之上。因此，对于这个产品线，尽管由于系统要求可能要注意杂散，但接口不是问题。发现接口无需担心之后，我们感兴趣的下一个方面是时钟。

时钟

DAC时钟是DAC中产生相位噪声的首要原因。此时钟决定何时发送下一样本，故相位（或时序）中的任何噪声都会直接影响输出的相位噪声，如图3所示。此过程可以视作各相继离散值与一个矩形函数相乘，其时序由时钟定义。在频域中，乘法转换为卷积运算。结果，期望的频谱被时钟相位噪声所破坏，如图4所示。但是，确切的关系并不是显而易见的。下面将给出简明推导。