导入栅极屏蔽结构　沟槽式MOSFET功耗锐减

　　更高系统效率和功率密度，是现今数据和电信电源系统设计的首要目标。为达此一目的，半导体开发商研发出采用栅极屏蔽结构的新一代沟槽式金属氧化物半导体场效电晶体（MOSFET），可显著降低全负载及轻负载时的功率损耗。

　　如何得到更高的系统效率和功率密度，是现代数据和电信电源系统的核心关键，因为一个小而高效率的电源系统，可以有效节省空间与能源费用。从拓扑结构的角度来看，变压器将交流电转换成直流电的同步整流，是许多应用中开关电源二次侧的主要模组架构，此能改善能源转换中的导通损耗和开关损耗。从元件的角度来看，功率金属氧化物半导体场效电晶体（MOSFET）在过去十年有长足的进步，也因而衍生出新的拓扑结构和高功率密度电源。同步整流MOSFET之主要需求如下：

　　。低沟槽通态电阻RDS（ON）

　　。低栅极电荷QG

　　。低反向恢复电荷QRR和共源极输出电容COSS

　　。较不活跃的体二极体特性

　　。低闸漏电Qgd/栅极电荷Qgs比

　　封装方式影响MOS功耗

　　目前有半导体厂商采用栅极屏蔽（Shielded Gate）技术，设计出高功率的MOSFET，如快捷半导体的PowerTrench MOSFET。本文以PowerTrench MOSFET为例，对于伺服器电源的同步整流或电信整流器的功率损耗深入分析。

　　。导通损耗

　　如果MOSFET产品的导通电阻和汲极电流低于二极体的正向电压降，同步整流的功率损耗也会较低。因此，二次侧的同步整流是提高系统效率的极佳解决方案。透过下列公式1，可以计算出导通损耗：

　　公式1

　　利用现今主流的中电压MOSFET技术，依额定电压进行TO-220标准封装，可使RDS（ON）降低至1？2毫欧姆（mohm），而高电压 MOSFET相关的封装电阻，目前则尚未受到重视。不同于高电压MOSFET，中电压MOSFET的封装本身由于打线（Bonding）、接脚 （Lead）和源极金属（Source Mental）等因素，也占了总阻抗的一部分。透过Power56等SMD封装，可以显著降低中电压MOSFET的总导通电阻，并同时降低封装电感以减少电压突波。

　　。栅极驱动损耗

　　栅极驱动器驱动损耗与栅极电荷QG息息相关。在低电压应用中，驱动损耗可能占总功率损耗的大部分，因为相较于高压开关，此时电压开关仅有极低的导通损耗。在轻载情况下，导通损耗最小，故驱动损耗更为重要。众所周知，透过下列公式2可以计算出驱动损耗：

　　公式2

　　在同步整流中，电流于导通期间从MOSFET的源极流到汲极，而在死区时间（Dead TIme）则流经体二极体。由于MOSFET是软开关，在开关的开启和关闭瞬间dVds/dt为零，所以同步整流时电源MOSFET的栅极-源极电压并没有高原区。因此，在SR、QSYNC间产生的栅极电荷，其大小约等于栅极电荷之栅极-漏极QGD减去总栅极电荷QG。如表1所示，最新栅极屏蔽沟槽 MOSFET的QSYNC相较于传统沟槽栅极MOSFET与75V/3.3m对照元件，可分别降低28%与34%。图1显示上述三种元件的驱动损耗和导通损耗之损耗率比较。测试环境为12伏特（V）同步整流平台，栅极驱动电压为10V，开关频率为100kHz。其中两个同步开关，在10%输出负载条件下，其栅极驱动损耗是导通损耗的三倍以上。由图1可知，栅极屏蔽MOSFET可以大大降低在轻负载条件下因为小QSYNC所产生的驱动损耗。

　　图1　依输出负载的损耗率比较

　　。体二极体损耗

　　在死区时间，体二极体为导通。体二极体导通时会产生可观的功率损耗，因为相较于MOSFET通道，P-N接面造成的电压降更高。体二极体在死区时间导通所造成的功率损耗，会明显降低整体效率，特别是在低电压和高频率时，其导通损耗可由公式3得知：　

　　公式3

　　在MOSFET关闭瞬间，反向恢復电荷Qrr会消失，而共源极输出电容COSS会充电至满足二次侧的转换电压为止。二极体反向恢復电荷Qrr，在开关关闭时也会造成功率损耗。因体二极体特性产生的功率损耗可由公式4得知：

　　公式4

　　输出电容中储存的电荷QOSS也会造成功率损耗，并与开关频率和VDS成正比。因COSS造成的功率损耗可由公式5求出：

　　公式5