FinFET是半导体工艺演进最佳选项？

　　在历史上，半导体产业的成长仰赖制程节点每一次微缩所带来的电晶体成本下降；但下一代晶片恐怕不会再伴随着成本下降，这将会是半导体产业近20~30年来面临的最严重挑战。

　　具体来说，新一代的20奈米块状高介电金属闸极（bulk high-K metal gate，HKMG） CMOS制程，与16/14奈米 FinFET 将催生更小的电晶体，不过每个逻辑闸的成本也将高出目前的28奈米块状HKMG CMOS制程。此成本问题部分源自于在新制程节点，难以维持高参数良率（parametric yields）以及低缺陷密度（defect density）。

　　20奈米节点在达到低漏电方面有困难，是因为在掺杂均匀度（doping uniformity）、线边缘粗糙度（line edge roughness）以及其他物理性参数的控制上遭遇挑战，那些参数对制程中的细微变化都十分敏感。此外20奈米节点对双重图形（double patterning）的需求，也带来了比28奈米更高的每片晶圆成本。

　　16/14奈米 FinFET 制程节点与20奈米节点采用相同的导线结构，因此晶片面积只比20奈米节点小了8~10%；该制程节点也面临与应力控制、叠对（overlay），以及其他与3D结构的阶梯覆盖率（step coverage）、制程均匀度相关的因素。

　　

　　半导体各个制程节点的每闸成本估计 （来源：InternaTIonal Business Strategies）

　　成本问题将会永久存在，因为随着28奈米块状CMOS制程日益成熟，晶圆折旧成本（depreciaTIon cost）将比产量爬升与初始高量产阶段下滑60~70%，因此28奈米块状HKMG CMOS制程的每闸成本将会比FinFET低得多，甚至到2017年第四季也是一样。而20奈米HKMG制程也将在2018或2019年折旧成本下滑时，面临类似的发展趋势。

　　

　　块状CMOS制程与FinFET制程的每闸成本估计（来源：InternaTIonal Business Strategies）

　　资料显示，FinFET制程能应用在高性能或是超高密度设计，但用在主流半导体元件上却不符合成本效益；因此半导体产业界面临的问题是，晶圆代工业者所推动的技术与客户的需求之间并不协调。这种情况没有结束的迹象，当半导体制程微缩到10奈米与7奈米节点，将会承受产业界还未充分准备好因应的额外晶圆制程挑战。

　　寻求解决之道

　　要降低半导体未来制程节点的电晶体与逻辑闸成本，产业界有四条主要的解决之道：

　　1. 采用新元件结构

　　选项之一是全空乏绝缘上覆矽（fully depleted silicon-on-insulator，FD SOI），能带来比块状CMOS与FinFET制程低的每闸成本以及漏电。

　　2. 采用18寸晶圆

　　18寸（450mm）晶圆面临的主要挑战，是该选择在哪个制程节点进行转换；一个可能的情况是10奈米与7奈米节点。不过，18寸晶圆与超紫外光微影不太适合在同一个制程节点启用，这让问题变得复杂化。

　　一座18寸晶圆厂要在7奈米节点达到每月4万片晶圆的产量，成本将高达120亿到140亿美元，而且必须要在短时间之内迅速达到高产量，否则折旧成本将带来大幅的亏损。这样的一座晶圆厂会需要生产能迅速达到高产量的晶片产品。要克服这些挑战需要付出很多努力，但全球只有很小一部分半导体业者有能力做到；估计18寸晶圆将在2020年开始量产。

　　3. 强化实体设计与可制造性设计技术

　　复杂的16/14奈米FinFET设计成本可能高达4亿美元以上，而要改善参数良率可能还要付出1亿或2亿美元；这意味着只有非常少数的应用能负担得起，因为产品营收必须要是设计成本的十倍。此外，那些设计需要在12个月之内完成，才能支援如智慧型手机等市场周期变化快速的终端应用。

　　4. 利用嵌入式多核心处理器上的软体编程能力

　　可编程架构预期将会被扩大采用，但嵌入式FPGA核心的耗电量与成本都很高，软体客制化则需要相对较程的时间，才能针对复杂的任务进行开发与除错。软体开发工具需要强化，但进展速度缓慢。

　　针对FinFET的高成本挑战，不知道你的看法如何？是否有其他的替代选项？欢迎讨论；未来笔者也将更进一步探讨FD SOI技术，敬请期待！