利用IBIS模型完善信号完整性计算和PCB设计

输出升降时间

在整个行业中，升降时间规范的惯例是使用输出信号在 10% 和 90% 轨至轨信号之间摆动所需的时间，其一般为 0 到 DV DD 。“IBIS 开放式论坛”的升时间定义相同，其获得采用是由于 CMOS 开关波形尾部较长。

利用 IBIS 设计传输线

本文以讨论一个错配端接阻抗的 PCB 作为开始。之后，我们通过 IBIS 模型，了解和查找这种传输问题的一些关键组成元素。就此而言，这种问题应该有解决的方案。图 7 显示了端接校正策略，而图 8 则显示了校正之后的波形。

图8 端接校正的稳定信号。

若想设计 PCB 传输线，第一个步骤便是从产品说明书收集资料。第二个步骤是检查 IBIS 模型，找到无法从说明书中获取的一些参数—输入/输出阻抗、升时间和输入/输出电容。在进入到硬件阶段，需利用 IBIS 模型找到一些关键的产品规范，并对最终设计进行仿真。