半导体的原理是什么

原理：

在极低温度下，半导体的价带是满带（见能带理论），受到热激发后，价带中的部分电子会越过禁带进入能量较高的空带，空带中存在电子后成为导带，价带中缺少一个电子后形成一个带正电的空位，称为空穴。空穴导电并不是实际运动，而是一种等效。

电子导电时等电量的空穴会沿其反方向运动。它们在外电场作用下产生定向运动而形成宏观电流，分别称为电子导电和空穴导电。这种由于电子-空穴对的产生而形成的混合型导电称为本征导电。导带中的电子会落入空穴，电子-空穴对消失，称为复合。

复合时释放出的能量变成电磁辐射（发光）或晶格的热振动能量（发热）。在一定温度下，电子- 空穴对的产生和复合同时存在并达到动态平衡，此时半导体具有一定的载流子密度，从而具有一定的电阻率。温度升高时，将产生更多的电子- 空穴对，载流子密度增加，电阻率减小。

扩展资料：

半导体的应用

一、在无线电收音机（Radio）及电视机（Television）中，作为“讯号放大器/整流器”用。

二、发展「太阳能（Solar Power）」，也用在「光电池（Solar Cell）」中。

三、半导体可以用来测量温度，测温范围可以达到生产、生活、医疗卫生、科研教学等应用的70%的领域，有较高的准确度和稳定性，分辨率可达0.1℃，甚至达到0.01℃也不是不可能，线性度0.2%，测温范围-100~+300℃，是性价比极高的一种测温元件。

四、半导体致冷器的发展, 它也叫热电致冷器或温差致冷器, 它采用了帕尔贴效应。

参考资料来源：百度百科-半导体

DDR2 DDR2发明与发展： DDR2/DDR II（Double Data Rate 2）SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。 此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。回想起DDR的发展历程，从第一代应用到个人电脑的DDR200经过DDR266、DDR333到今天的双通道DDR400技术，第一代DDR的发展也走到了技术的极限，已经很难通过常规办法提高内存的工作速度；随着Intel最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的DDR2内存将是大势所趋。 [编辑本段]DDR2与DDR的区别： 1、延迟问题： 从上表可以看出，在同等核心频率下，DDR2的实际工作频率是DDR的两倍。这得益于DDR2内存拥有两倍于标准DDR内存的4BIT预读取能力。换句话说，虽然DDR2和DDR一样，都采用了在时钟的上升延和下降延同时进行数据传输的基本方式，但DDR2拥有两倍于DDR的预读取系统命令数据的能力。也就是说，在同样100MHz的工作频率下，DDR的实际频率为200MHz，而DDR2则可以达到400MHz。 这样也就出现了另一个问题：在同等工作频率的DDR和DDR2内存中，后者的内存延时要慢于前者。举例来说，DDR 200和DDR2-400具有相同的延迟，而后者具有高一倍的带宽。实际上，DDR2-400和DDR 400具有相同的带宽，它们都是3.2GB/s，但是DDR400的核心工作频率是200MHz，而DDR2-400的核心工作频率是100MHz，也就是说DDR2-400的延迟要高于DDR400。 2、封装和发热量： DDR2内存技术最大的突破点其实不在于用户们所认为的两倍于DDR的传输能力，而是在采用更低发热量、更低功耗的情况下，DDR2可以获得更快的频率提升，突破标准DDR的400MHZ限制。 DDR内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在200MHz上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。这也就是DDR的核心频率很难突破275MHZ的原因。而DDR2内存均采用FBGA封装形式。不同于目前广泛应用的TSOP封装形式，FBGA封装提供了更好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。 DDR2内存采用1.8V电压，相对于DDR标准的2.5V，降低了不少，从而提供了明显的更小的功耗与更小的发热量，这一点的变化是意义重大的。 [编辑本段]DDR2采用的新技术： 除了以上所说的区别外，DDR2还引入了三项新的技术，它们是OCD、ODT和Post CAS。 OCD（Off-Chip Driver）：也就是所谓的离线驱动调整，DDR II通过OCD可以提高信号的完整性。DDR II通过调整上拉（pull-up）/下拉（pull-down）的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。 ODT：ODT是内建核心的终结电阻器。我们知道使用DDR SDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。DDR2可以根据自己的特点内建合适的终结电阻，这样可以保证最佳的信号波形。使用DDR2不但可以降低主板成本，还得到了最佳的信号品质，这是DDR不能比拟的。 Post CAS：它是为了提高DDR II内存的利用效率而设定的。在Post CAS *** 作中，CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive Latency）后面保持有效。原来的tRCD（RAS到CAS和延迟）被AL（Additive Latency）所取代，AL可以在0，1，2，3，4中进行设置。由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突。 采用双通道运行，速度是DDR的2倍。 总的来说，DDR2采用了诸多的新技术，改善了DDR的诸多不足，虽然它目前有成本高、延迟慢能诸多不足，但相信随着技术的不断提高和完善，这些问题终将得到解决。 [编辑本段]双通道内存的搭建： 需要INTEL芯片组的支持，内存的CAS延迟、容量需要相同。 不过，INTEL的d性双通道的出现使双通道的形成条件更加宽松，不同容量的内存甚至都能组建双通道。 DDR3 概述 针对Intel新型芯片的一代内存技术（但目前主要用于显卡内存），频率在800M以上，和DDR2相比优势如下： (1)功耗和发热量较小：吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使得DDR3更易于被用户和厂家接受。 (2)工作频率更高：由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。 (3)降低显卡整体成本：DDR2显存颗粒规格多为16M X 32bit，搭配中高端显卡常用的128MB显存便需8颗。而DDR3显存颗粒规格多为32M X 32bit，单颗颗粒容量较大，4颗即可构成128MB显存。如此一来，显卡PCB面积可减小，成本得以有效控制，此外，颗粒数减少后，显存功耗也能进一步降低。 (4)通用性好：相对于DDR变更到DDR2，DDR3对DDR2的兼容性更好。由于针脚、封装等关键特性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低成本大有好处。 目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。 [编辑本段]设计 一、DDR3在DDR2基础上采用的新型设计： DDR3 1．8bit预取设计，而DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。 2．采用点对点的拓朴架构，以减轻地址/命令与控制总线的负担。 3．采用100nm以下的生产工艺，将工作电压从1.8V降至1.5V，增加异步重置（Reset）与ZQ校准功能。 二、DDR3与DDR2几个主要的不同之处 ： 1.突发长度（Burst Length，BL） 由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL=4的读取 *** 作加上一个BL=4的写入 *** 作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断 *** 作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。 2.寻址时序（Timing） 就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 3.DDR3新增的重置（Reset）功能 重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有 *** 作，并切换至最少量活动状态，以节约电力。 在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。 4.DDR3新增ZQ校准功能 ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新 *** 作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。 5.参考电压分成两个 在DDR3系统中，对于内存系统工作非常重要的参考电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，这将有效地提高系统数据总线的信噪等级。 6.点对点连接（Point-to-Point，P2P） 这是为了提高系统性能而进行的重要改动，也是DDR3与DDR2的一个关键区别。在DDR3系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR3内存模组之间是点对点（P2P）的关系（单物理Bank的模组），或者是点对双点（Point-to-two-Point，P22P）的关系（双物理Bank的模组），从而大大地减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与DDR2的类别相类似，也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（服务器）之分，其中第二代FB-DIMM将采用规格更高的AMB2（高级内存缓冲器）。 面向64位构架的DDR3显然在频率和速度上拥有更多的优势，此外，由于DDR3所采用的根据温度自动自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，因此，它可能首先受到移动设备的欢迎，就像最先迎接DDR2内存的不是台式机而是服务器一样。在CPU外频提升最迅速的PC台式机领域，DDR3未来也是一片光明。目前Intel所推出的新芯片-熊湖(Bear Lake)，其将支持DDR3规格，而AMD也预计同时在K9平台上支持DDR2及DDR3两种规格。 [编辑本段]发展 早在2002年6月28日，JEDEC就宣布开始开发DDR3内存标准，但从2006的情况来看，DDR2才刚开始普及，DDR3标准更是连影也没见到。不过目前已经有众多厂商拿出了自己的DDR3解决方案，纷纷宣布成功开发出了DDR3内存芯片，从中我们仿佛能感觉到DDR3临近的脚步。而从已经有芯片可以生产出来这一点来看，DDR3的标准设计工作也已经接近尾声。 半导体市场调查机构iSuppli预测DDR3内存将会在2008年替代DDR2成为市场上的主流产品，iSuppli认为在那个时候DDR3的市场份额将达到55%。截至2008年11月底的情况看，这个预期还是比较准确，市场上已经占据了很多运行频率为1066,1333,1600,甚至2000MHz的DDR3内存，接口类型有200和240 PIN两种。不过，就具体的设计来看，DDR3与DDR2的基础架构并没有本质的不同。从某种角度讲，DDR3是为了解决DDR2发展所面临的限制而催生的产物。 由于DDR2内存的各种不足，制约了其进一步的广泛应用，DDR3内存的出现，正是为了解决DDR2内存出现的问题，具体有： 更高的外部数据传输率 更先进的地址/命令与控制总线的拓朴架构 在保证性能的同时将能耗进一步降低 为了满足这些要求，DDR3内存在DDR2内存的基础上所做的主要改进包括： 8bit预取设计，DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。 采用点对点的拓朴架构，减轻地址/命令与控制总线的负担。 采用100nm以下的生产工艺，将工作电压从1.8V降至1.5V，增加异步重置（Reset）与ZQ校准功能。 [编辑本段]DDR3内存的技术改进 逻辑Bank数量 DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。 封装（Packages） DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。 突发长度（BL，Burst Length） 由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取 *** 作加上一个BL=4的写入 *** 作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断 *** 作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。 寻址时序（Timing） 就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 从环保角度去看，降低功耗对业界是有着实实在在的贡献的，全球的PC每年的耗电量相当惊人，即使是每台PC减低1W的幅度，其省电量都是非常可观的。 降低功耗 DDR3内存在达到高带宽的同时，其功耗反而可以降低，其核心工作电压从DDR2的1.8V降至1.5V，相关数据预测DDR3将比现时DDR2节省30%的功耗，当然发热量我们也不需要担心。就带宽和功耗之间作个平衡，对比现有的DDR2-800产品，DDR3-800、1066及1333的功耗比分别为0.72X、0.83X及0.95X，不但内存带宽大幅提升，功耗表现也比上代更好. 在这个冬季即将结束，三星正式推出目前世界上单颗密度最大的DDR3芯片，基于50纳米制造工艺，推单颗容量到了4GB,这个终于使得我们可以更快的跨入64位的时代，因为单根PC内存条的容量已达到了惊人的32GB。 新的芯片比先前的DDR3芯片功耗降低了40%， 其次，这也为单根32GB的内存条的上市扫清了障碍，最初面市的32GB的RDIMM内存用于服务器领域采取双面封装（每一面由4×4GDDR3芯片组成），同时会面对桌面市场提供8G的UDIMM内存提供给工作站和PC平台，以及8GB的SO-DIMM笔记本电脑内存。 新的低功耗DDR3内存设计工作电压为1.35伏，比之前1.5伏的DDR3芯片降低大约20%功耗，同时最大吞吐速度达到1.6Gbps。 另外，DDR2的价格恐怕会依然疲软，我在想我的本本是不是应该升级到DDR2 4GB了呢？而根据IDC的预测DDR3内存市场份额将从目前的29%到2011年达到72%。 与DDR2的不同之处 逻辑Bank数量，DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2GB容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。 封装（Packages），DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。 突发长度（BL，Burst Length），由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取 *** 作加上一个BL=4的写入 *** 作来合成一个BL=8的数据突发传输，届时可透过A12位址线来控制这一突发模式。而且需要指出的是，任何突发中断 *** 作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。 寻址时序（Timing），就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提升。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 新增功能——重置（Reset），重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有的 *** 作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程式装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。 新增功能——ZQ校准，ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚透过一个命令集，经由片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与终结电阻器（ODT，On-Die Termination）的终结电阻值。当系统发出这一指令之后，将用相对应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新 *** 作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准

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