7nm 制程工艺到底指什么？

姓名：李沈轩    学号：20181214373    学院：广研院

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【嵌牛导读】本文介绍了什么是7nm制程工艺

【嵌牛鼻子】7nm制程工艺

【嵌牛提问】7nm 制程工艺到底指什么？

【嵌牛正文】

随着消费电子产品市场的火热，就算是科技小白，对于7nm 制程工艺这个词也是有所耳闻的，那么7nm 制程工艺到底指的是什么呢 ？

学过半导体器件物理或者微电子相关专业的同学，应该知道，几nm 工艺制程指的是MOS 晶体管的源和漏的距离，也就是Gate Length

Gate Length 确实是决定MOSFET 的关键尺寸，制程节点以0.7倍的速度减小，单位面积芯片上晶体管数量以2倍的速度增加。下图中可以看到Gate length的缩小进程，1990年以前Gate length 的减小几乎完全线性，1990年以后减小速度更快，0.72x/gen, 并且不再完全线性。

所以，用Gate length 来定义制程工艺节点是合理的也是有意义的，那么制程节点命名和实际Gate length 真的是一致的吗？

答案并不是，从0.35um 制程工艺以后，制程工艺节点和Gate length 以及half pitch 就已经不再完全相符，只是工艺节点和Gate length 都是同步的减小，晶体管的密度同步的增加，而且Gate length 一直都比工艺节点小，所以认为工艺节点的减小就是Gate length 的减小也是可以的，工艺节点可以很好地用来衡量工艺的先进程度。

但是，这种状况在22nm 以下制程时开始变得眼花缭乱，由于3D立体结构FINFET的出现以及各厂商的营销宣传，英特尔以外的厂商在工艺制程的命名上用尽心机，三星和台积电也就是在此时完成了名义上对英特尔的超越。

例如在14nm 工艺节点上，英特尔的14nm比其他厂商的14nm/16nm 在任何维度上都要优越不少，但是并不妨碍其他厂商在商业上取得巨大回报，尝到甜头后的其他厂商在后续工艺节点命名宣传上愈发不可收拾，工艺制程节点开始失去其应有的意义。

面对这种混乱状况，时任英特尔工艺架构和集成总监的Mark Bohr 还一度公开为自家产品打抱不平，声称英特尔10nm工艺的栅极间距是54nm，是同时代10nm最强。

此外，他还发表了一篇名为“让我们清理半导体工艺命名的混乱”的文章。在这篇文章中，Bohr直指业界在半导体工艺命名上的混乱状态，并给出了一个衡量半导体工艺水平的公式。显然，这里针对的就是三星和台积电。

由于制程工艺衡量的混乱，各厂商工艺制程数字已经不能完全衡量制程水平了，也就有了各种不同工艺制程间性能的争议的口水战：

突破常理?研发4年,英特尔的10nm芯片工艺,比台积电的7nm还要强www.baidu.com

在这场争端中，台积电和三星确实有些胜之不武，但是凭借在营销和研发上的双双发力，在后续的先进制程工艺水平上还是完成了对英特尔的实际反超，英特尔也收获了“牙膏厂”的称号。

至此，关于工艺制程的命名有了一个比较明确的定义：

The term " ？ nm" is simply a commercial name for a generation of a certain size and its technology, as opposed to gate length or half pitch.

也就是“几nm”制程工艺仅仅只是一个代表某种特定尺寸和技术的商业名称，并不指代实际的 Gate length 或者 half pitch。

类似于中国白酒行业的年份酒，比如5年、10年、30年这样的年份标注，并不是真实窖藏时间，只是一种标识。

FINFET 让晶体管从平面转向了3D立体结构，也就需要更多的参数来衡量晶体管的特征尺寸。

比如 Fin 的高度，Fin 的宽度，Fin 间距 （Fin Pitch），Gate length，Gate width

此外，业界对于工艺节点的描述又用到了两个特征尺寸，Gate pitch（栅极间距）和Interconnect pitch（内连接间距，最小金属间距MMP，M1 pitch，即第一个金属层的pitch 尺寸，第一个金属层是金属层中尺寸最小的），这两个尺寸围成的方框可以用来衡量一个晶体管的面积（但是方框区域并非就是一个晶体管区域面积），方框面积越小，晶体管的密度也就可以做得越高。

比如上图中，台积电的7nm 制程工艺，Gate pitch 是57nm，Interconnect pitch 是40nm不难注意到，英特尔的10nm 制程工艺的 Gate pitch/ Interconnect pitch和台积电的7nm 工艺是差不多的，这也是最终两者的晶体管密度和性能差不多的原因。所以台积电的7nm 制程和英特尔的10nm 制程其实是对等的产品，而不是两代产品的差异，由于命名的差异让台积电的7nm 工艺更加引人瞩目。

下图是 Gate Pitch 和Metal pitch 的示意图，Metal pitch的大小并不是一个完整晶体管的实际高度。

了解完7nm 制程的特征尺寸，看起来其实7nm 制程工艺并没有我们想象的那么小，甚至和7nm这个长度完全没有什么关系，那么7nm 制程工艺的晶体管中就没有特征尺寸在7nm 左右的位置吗？

答案是：还真有。

以下是各厂商7nm 制程工艺的特征尺寸和一些工艺参数，我们可以发现其中有两个比较小的特征尺寸，一个是Fin的宽度只有6nm, 另一个是 Gate length 在8~10nm

那么7nm 是不是指Fin 的宽度呢？其实早在22nm Finfet 制程工艺的时候，Fin 的宽度就已经做到了8nm，但是由于实际每一个晶体管包含多个Fin, 所以Fin 的宽度并不能作为衡量晶体管密度的特征参数；Gate length也是，Gate length虽然很小，但是如果Gate 间距很大，单位面积可以容纳的晶体管数目依然很少。

下图是实际Finfet 中Fin 的TEM图片，Fin 的顶端宽度约为8nm：

7nm 制程工艺仅仅只是一个代表某种特定尺寸和技术的商业名称，并不指代实际的 Gate length 或者 half pitch。每个厂商对于7nm 制程工艺都有不同的Gate pitch 和 Interconnect pitch的定义设计，不同厂商相同制程工艺的产品也不完全具有可比性。

一、芯片制造工艺

芯片的加工技术从传统的平面晶体管发展到立体晶体管，纳米技术使得芯片中的标准单元更小，增强运算效率、降低耗电量以满足轻薄的移动需求。

目前芯片芯片的制造工艺常常用90nm、65nm、40nm、 28nm、22nm、14nm来表示，目前已达到7nm。

这两个数字的究竟意义为何，指的又是哪个部位？而在缩小制程后又将来带来什么好处与难题？

以下将做简单的说明。纳米制程是什么，以提7nm为例，其制程是指在芯片中，线宽最小可以做到7nm的尺寸，7nm是什么概念，在数学上，1nm=0.000000001m。用尺量可以得知指甲的厚度约为0.0001m（0.1mm），也就是说试着把一片指甲的侧面切成10万条线，每条线就约等同于1nm，由此可略为想像得到1nm是何等的微小了。但是，制程并不能无限制的缩小，当我们将标 准单元缩小到20nm左右时，就会遇到量子物理中的问题，让标准单元有漏电的现象，

二、为什么要不断缩短尺寸

现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。 而所谓的XXnm其实指的是，CPU芯片上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。栅长越短，则可以在相同尺则可以在相同尺寸的硅片上集成更多的晶体管。

缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减 CPU的硅片成本。

三、晶圆加工

对于晶圆的加工，全世界能做的厂家以及公司屈指可数，其中为我们很多人所知的莫过于台湾的台积电，作为全球纯晶圆代工行业的领头羊，目前也在不遗余力往3nm制程发展，甚至1nm，但是1nm是否已经是到底物理极限，漏电问题是否能够很好的解决，这很多的考验问题。

全球主要纯晶圆代工厂商有台积电（TSMC）、格罗方德（Global Foundries）、联电（UMC）和中芯国际（SMIC）等。

nm越少，工艺越好。

多少纳米指的是集成晶体管工艺的分辨率，如果是7nm的工艺，那么在芯片上，用制造晶体管的工艺画两根线，这两根线之间的距离最低只能做到7nm，再低就画不出来了，但并不意味着只能画最小7nm的结构，你可以画得比这个大。我们读书的时候，最先进的工艺才45nm，这个定义标准基本上还是对应得上的，后来工艺进步后出现了很多其他问题，比如蚀刻和离子注入时，在尺寸比较大的时候，基本上是和设计图上一样的，而到了尺寸越来越小的时候，你就会发现比如蚀刻得和光刻的会有点儿偏差啊，离子扩散的边缘不那么准确啊之类的问题，为了应付这些问题，又得回头修改设计和工艺，然后各种结构就未必和多少纳米工艺的名字对应得上了。

所谓的XX nm其实指的是，CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。

栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。

芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。

芯片越小，做的电子产品越精致。比方讲以前一个芯片要做一个火柴盒大小，那装这个火柴盒的手机或电脑设备的尺寸就很大；那如果把芯片做成跟指甲盖一样大小呢？那装这手机或电脑的设备就实现了超薄，更加美观大方。再比如以前火柴盒大小的芯片上只能放10亿个晶体管，而现在指甲盖大小的芯片上却可以放100亿个晶体管，那现在的芯片就比以前的芯片运算精度以及能效比会更好。纳米级的芯片就是讲芯片工艺体积的大小。数字越小，体积越精细， 科技 含量越高

nm是指芯片晶体元件的最小间隔，间隔越小元件密度越大，相同面积下算力越强；同时通过电流减小，发热减小功耗降低。

nm数字越低，芯片的功耗也会降低

越薄越省材料，越薄越省电 发热量越小

nm越小，芯片越小，性能越好。

纳米是长度单位，在这里表示芯片内联线的最小宽度。

1nm芯片不是极限。

1nm就是摩尔极限，也就是说，硅基芯片的极限精度理论上只能达到1nm，但由于自然环境的限制，其实际精度永远不可能达到1nm。

制程越小，功耗越小，在实现相同功能的情况下，发热小，电池可使用的时间更长。这就是芯片制程越来越小的主要原因。

台积电已经研发出了3nm芯片制造，本以为自己已经独占鳌头，却让人没有想到的是，近日英特尔突然宣布它们已经突破了芯片的摩尔极限，并且已经研发出三套方案，1nm不再是芯片精度的尽头。

发展：

芯片上有无数个晶体管，他们是芯片的核心，也就说，目前的技术是要把晶体管做的越来越小，这样，芯片上能容纳的晶体管就很多，芯片的性能就随之增加。

而目前最小的是1 nm栅极长度的二硫化钼晶体管。而且，并不是到1nm才会发生击穿效应，而是进入7nm节点后，这个现象就越来越明显了，电子从一个晶体管跑向另一个晶体管而不受控制，晶体管就丧失了原来的作用。

硅和二硫化钼（MoS2）都有晶体结构，但是，二硫化钼对于控制电子的能力要强于硅，众所周知，晶体管由源极，漏极和栅极，栅极负责电子的流向，它是起开关作用，在1nm的时候，栅极已经很难发挥其作用了，而通过二硫化钼，则会解决这个问题，而且，二硫化钼的介电常数非常低，可以将栅极压缩到1nm完全没有问题。

1nm是人类半导体发展的重要节点，可以说，能不能突破1nm的魔咒，关乎计算机的发展，虽然二硫化钼的应用价值非常大，但是，目前还在早期阶段，而且，如何批量生产1nm的晶体管还没有解决，但是，这并不妨碍二硫化钼在未来集成电路的前景。

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