半导体存储电路（二）

触发器 VS 锁存器 ： 触发器增加了一个触发信号输入端（即时钟信号，CLK），只有当这个时钟信号到来的时候，触发器蔡按照输入的置1回、置0信号置成相应的状态并保持下去。

C1表示CLK是编号为1的一个控制信号（因为没有小圆圈，表示高电平有效， 即CLK=1时触发器输出端才受输入信号的控制 ）

1S和1R表示受C1控制的两个输入信号

·只要有一个输入信号为低电平，与非门的输出均为高电平

·该电路结构实际由G3、G4组成的输入控制电路和G1、G2组成的SR锁存器组成

目的：可以在CLK的有效电平来之前预先将触发器置成指定的状态

其中， '称为 异步置0输入端（异步复位端） ， ‘称为 异步置1输入端（异步置位端） 。

只要 ‘或 ‘置低电平，就可以立即使触发器置1或置0，不受时钟信号的控制。

· 在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的变化 。在CLK回到0以后，触发器保存的是 CLK回到0以前瞬间的状态。

所以CLK=1期间，S、R的状态的多次变化会使触发器输出的状态发生 多次翻转 ， 降低了触发器的抗干扰能力 。

目的：适应单端输入信号的需要，并且可以避免两个输入端相与为0的不定情况的出现

D触发器特点：在CLK有效电平期间，输出状态和输入状态相同。

在CMOS电路中，常利用CMOS传输门组成D触发器。

在CLK=0之后，由于反相器G1的电容存储效应，短时间内的G1输入端仍然保持 截止以前瞬间的状态，而且这时反相器 、 和 形成了形态 自锁 的闭合回路，所以Q和A'的状态被保存下来。

注：右上角的“一|”表示延迟

脉冲触发SR触发器也叫做 主从SR触发器 。CLK=1时， （主触发器）的输出状态由S和R端的输入状态决定， （从触发器）保持原来的状态不变；当CLK=0时，即下降沿到来的时候，主触发器保持原来的状态不变，从触发器被置成和 相同的状态。

其中，CLK列第二行的符号表示下降沿。

·在一个时钟周期里，输出端的状态只可能改变一次，而且发生在CLK的下降沿。

·CLK高电平期间，主触发器输出的状态可能随S和R状态的变化。

·仍然存在不定态，仍然要保证SR=0。

主从触发发器的理想状态：前言采样，后沿定局

显然目前这种主从触发器还未能满足这样的状态，因为它不是只是根据时钟信号的上升沿那一瞬间来采样的。

要达到这个目的，必须使CLK=1期间，主触发器的输出状态不发生变化

目的：为了使主从SR触发器在S=R=1时也有确定的状态，则将输出端Q和Q'反馈到输入端

分别对J、K、Q取不同的值的组合做讨论

·CLK变化一次，触发器的状态只可能改变一次。

·在CLK为高电平期间，主触发器只可能翻转一次。若在CLK=1期间输入端状态发生变化，需要找到CLK下降沿到来之前的Q状态来决定Q*。

· 存在一次变化问题 （即不能只根据下降沿到来时刻的状态来判断Q*） 这是这个主从JK触发器最大的缺点

也正是这种缺点，使得电路的抗干扰能力很弱，J、K的值在CLK=1期间不能发生变化。也因此违反了采用主从结构的初衷。所以在实际情况下这种触发器是不能使用的。

下图的黄色部分就存在CLK=1期间J、K的变化导致Q的状态也发生了一次翻转的问题。

目的 ：提高触发器的可靠性， 增强抗干扰能力，希望触发器的 次态仅取决于 CLK信号下降沿（或上升沿） 到达时刻 输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。

把5.3.2中的主从SR触发器中的SR触发器换成D锁存器，即可构成一个边沿触发器。

在实际中，常用CMOS电路来组成边沿触发器

工作原理：

当CLK=0时， 导通， 断开，所以 =D 断开， 导通，Q保持原来的状态，反馈电路接通，自锁。

当CLK=1时， 断开， 导通，主电路保持原来的状态； 导通， 断开，Q*=D，反馈电路不通。

所以这是个上升沿触发的D触发器。

工作原理：

， ，Q=1

, ，Q=0

工作原理：

当CLK=0时，G3和G4被封锁，输出高电平，触发器保持原态，Q*=Q；G6的输出未D',G5的输出为D。

当CLK由0变成1，即脉冲的上升沿到来的时候，G3和G4门开启，把原来G5和G6门的输出传到G1和G2门处，Q=D。

当CLK=1时，G3和G4开启，但输出互为取反，即必有一个为低电平。若G3，则G3输出为低电平，则G4、G5门被封锁，D数据封锁，通过①线维持Q=1，通过③线阻止Q=0；

当G4输出为0，则G6门封锁，D数据被封锁，使得Q=0，同时②线阻止Q=1,保持Q=0

所以①线为置1线；②为置0维持线和置1阻塞线；③为置0阻塞线。

半导体是通过保持电平存储数据的。

1 电路中用高电平表示1，低电平表示0；

2 同样的在存储介质中，写入电平值，下次读出判断是1/0；

3 存储介质的存储利用的是浮栅和衬底间电容效应：电容充电，读出的值就是高电平。电容放电后，读出的就是低电平。

1、随机存储器

对于任意一个地址，以相同速度高速地、随机地读出和写入数据的存储器（写入速度和读出速度可以不同）。存储单元的内部结构一般是组成二维方矩阵形式，即一位一个地址的形式(如64k×1位)。但有时也有编排成便于多位输出的形式（如8k×8位）。

特点：这种存储器的特点是单元器件数量少，集成度高，应用最为广泛（见金属-氧化物-半导体动态随机存储器）。

2、只读存储器

用来存储长期固定的数据或信息，如各种函数表、字符和固定程序等。其单元只有一个二极管或三极管。一般规定，当器件接通时为“1”,断开时为“0”，反之亦可。若在设计只读存储器掩模版时,就将数据编写在掩模版图形中，光刻时便转移到硅芯片上。

特点：其优点是适合于大量生产。但是，整机在调试阶段，往往需要修改只读存储器的内容，比较费时、费事，很不灵活（见半导体只读存储器）。

3、串行存储器

它的单元排列成一维结构，犹如磁带。首尾部分的读取时间相隔很长，因为要按顺序通过整条磁带。半导体串行存储器中单元也是一维排列，数据按每列顺序读取，如移位寄存器和电荷耦合存储器等。

特点：砷化镓半导体存储器如1024位静态随机存储器的读取时间已达2毫秒，预计在超高速领域将有所发展。

扩展资料：

半导体存储器优点

1、存储单元阵列和主要外围逻辑电路制作在同一个硅芯片上，输出和输入电平可以做到同片外的电路兼容和匹配。这可使计算机的运算和控制与存储两大部分之间的接口大为简化。

2、数据的存入和读取速度比磁性存储器约快三个数量级,可大大提高计算机运算速度。

3、利用大容量半导体存储器使存储体的体积和成本大大缩小和下降。

参考资料来源：百度百科-半导体集成存储器

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