长电科技郑力：高精密封测技术将扛起后摩尔时代的产业大旗

集微网消息，11月9日，第十八届中国半导体封装测试技术与市场年会在甘肃天水举行，中国半导体行业协会副理事长、长电 科技 CEO郑力以《高精密芯片封测技术扛起后摩尔时代产业发展大旗》为主题发表了演讲。

郑力表示，后摩尔定律时代封装的技术，尤其是高精密封装技术，在今后的半导体产业发展中会越来越重要。在未来，封测技术和封测企业的发展与整个集成电路产业生态圈的发展将会是一脉相承、相辅相成的。

从应用端折射的未来

郑力指出，封测行业是整个集成电路产业中，与应用市场联系最紧密的一个环节。集成电路从一粒沙子经过成千上百道的工序，最后封装和测试完过后才能交付到应用场景去生产。芯片到了应用场景以后，出现最多的问题往往不是质量问题，而是后道紧密相关的封装和测试，所以要看封测产业未来的发展，首先应该从应用的角度再来观察。

近年来，新兴应用中被提及较多的就是5G和人工智能。但郑力认为，从真正落地的角度来看，5G和人工智能大规模落地的应用都不是很多，还以数据处理和高性能为主要应用场景。

郑力预测， 未来五年内运算能力至少成长1000倍，这是集成电路产业，尤其是封测行业实现高性能跨越性发展的坚实基础。 而在此发展过程中，半导体制造工艺从10nm制程开始，包含设计到流片在内的全过程所需要的资本投入也在节节高升。7nm总开发成本大约是10nm的2倍，5nm的成本则已高达5亿美元。

目前，台积电和三星是唯二能量产7nm和5nm工艺的厂商。郑力指出，到了7nm和5nm节点，台积电要8年的时间才能够回收资本投入。所以， 集成电路产业向前发展正面临一个巨大的资金成本障碍。

另外，万物智能的市场趋势大大提高了对芯片功能应用多元化的需求，One-SoC-Fits-All已不足以胜任。郑力强调，不同应用场景的芯片在性能、能耗、成本等方面必然侧重不同，因此异构集成不可或缺。异构集成可避免对多种类芯片工艺一刀切，节省时间成本，并在3D维度有效延续摩尔定律。

谈到摩尔定律的延续，郑力还认为，摩尔定律的核心并不单单只是18个月单位面积的晶体管数量提升，而是指半导体产业每在一个比较短的时间内，芯片的性能都会有大幅度的提高，这也是集成电路的魅力和活力所在。

高精密封测技术发展

魏少军教授在大会上指出，中国大陆集成电路封测业十五年间的年均复合增长率为15.23％，总体规模仅次于芯片设计业。销售额方面，封测业也高于IC制造业。郑力表示，封测业在中国大陆的集成电路领域的确起到了举足轻重的作用，但前几年封测行业还相对比较沉寂，外界普遍认为其高 科技 含量并不高。

集成电路的封测技术正在实现从先进封装到高精密封装的转变，这使得封测行业与生态链技术上的紧密合作愈发凸显，包括前道晶圆厂、IDM、材料与设备厂、EDA与IP厂商等。

郑力表示，高精密封装测试在设计封测结构和相关材料时，就可以发现封装行业与生态链的相关性已变得非常之强，包括对电磁屏蔽材料、胶粘材料、散热材料、塑膜材料、热导介质材料以及基板材料等生态链技术产品都提出了更高要求。因此，在后摩尔时代，实现高精密封测及异构集成标准化的首要条件就是一个涵盖晶圆制造、封测、材料、协同设计仿真等的行业生态圈。

显然，在对材料提出高要求的同时，高精密封测也顺势推动了本土高端材料工艺加速创新，例如高精密RDL电镀成型材料、高精密封装Bump塑膜材料、高精密封装基板材料工艺、高精密铜面增加光滑度材料等。

除了材料的技术革新，测试和仿真也在整个高精密封装环节中扮演重要角色。郑力指出，封装行业本身更多的元素是制造，设计的成分并不大。但随着高精密封装向前发展，协同设计也变得越来越重要。长电 科技 本身也在不断加大在设计方面的投入，确保客户在做高精密、高功效产品时，能够无缝连接。

更大的挑战 更高的上限

之所以说先进封装到高精密封装实现了跨越，国际上也有一个比较统一的共识，也就是高精密封装需要克服三大技术挑战。

郑力指出，第一大挑战就是I/O和Bump Pitch之间的间距越来越小，这对异构集成带来了更为精密的挑战。第二大挑战是由存储器带来的，由于存储器的异构集成相对于CPU而言比较慢，所以要将一快一慢一起封装，就会带来新的技术难题。第三大挑战就是解决高密度I/O与各个GPU之间如何实现互联的问题。

郑力表示，从市场数据来看，业界对高精密封装的定义还有两个硬性要求，即RDL要小于3μm，Bump Pitch小于50μm。在2019年以前，只有台积电和日月光能做到这两点， 但今年长电 科技 符合业界定义的高精密封装工艺也即将开始量产。

整体来看，高精密封装市场还非常小，2019年时总市场规模只有5亿美元，但其增长速度十分惊人。郑力预计， 到2025年时市场规模将达到15亿美元，届时长电 科技 有望拿下8%的市场份额。

“随着集成电路不断的向高精尖领域发展，集成电路的封装测试技术正在从定义模糊的先进封装时代，走进高精密封测这样一个崭新的时代。无论是设计还是封测技术，都会迎来一个更高的上限。”郑力说，“封测行业在向高精密封装时代发展的过程当中，通过不断的创新，与整个产业链的合作会变得越来越紧密。 相信集成电路封测技术将在后摩尔定律时代起到非常关键的作用。 ”

2017年中国半导体封装测试技术与市场年会已经过去一个月了，但半导体这个需要厚积薄发的行业不需要蹭热点，一个月之后，年会上专家们的精彩发言依然余音绕梁。除了“封装测试”这个关键词，嘉宾们提的最多的一个关键词是“物联网”。因此，将年会上的嘉宾观点稍作整理，让我们再一起思考一下物联网时代的先进封装。

智能手机增速放缓

半导体下游市场的驱动力经历了几个阶段，首先是出货量为亿台量级的个人电脑，后来变成十亿台量级的手机终端和通讯产品，而从2010年开始，以智能手机为代表的智能移动终端掀起了移动互联网的高潮，成为最新的杀手级应用。回顾之前的二三十年，下游电子行业杀手级应用极大的拉动了半导体产业发展，不断激励半导体厂商扩充产能，提升性能，而随着半导体产量提升，半导体价格也很快下降，更便宜更高性能的半导体器件又反过来推动了电子产业加速发展，半导体行业和电子行业相互激励，形成了良好的正反馈。但在目前， 智能手机的渗透率已经很高，市场增长率开始减缓，下一个杀手级应用将会是什么？

物联网可能成为下一个杀手级应用

根据IHS的预测，物联网节点连接数在2025年将会达到700亿。

从数量上来看，物联网将十亿量级的手机终端产品远远抛在后面，很可能会成为下一波的杀手级应用。但物联网的问题是产品多样化，应用非常分散。我们面对的市场正从单一同质化大规模市场向小规模异质化市场发生变化。对于半导体这种依靠量的行业来说，芯片设计和流片前期投入巨大，没有量就不能产生规模效应，摊销到每块芯片的成本非常高。

除了应对小规模异质化的挑战， 物联网需要具备的关键要素还包括 ：多样的传感器（各类传感器和Sensor Hub），分布式计算能力（云端计算和边缘计算），灵活的连接能力（5G，WIFI，NB-IOT，Lora, Bluetooth, NFC，M2M…），存储能力(存储器和数据中心)和网络安全。这些关键要素会刺激CPU/AP/GPU，SSD/Memory,生物识别芯片，无线通讯器件，传感器，存储器件和功率器件的发展。

物联网多样化的下游产品对封装提出更多要求

物联网产品的多样性意味着芯片制造将从单纯追求制程工艺的先进性，向既追求制程先进性，也最求产品线的宽度发展。物联网时代的芯片可能的趋势是：小封装，高性能,低功耗,低成本,异质整合（Stacking，Double Side, EMI Shielding, Antenna…）。

汽车电子的封装需求： 汽车电子目前的热点在于ADAS系统和无人驾驶AI深度学习。全球汽车2016年产销量约为8000万台，其中中国市场产销量2800万台，为汽车电子提供了足够大的舞台。ADAS汽车系统发展前景广阔，出于安全考虑，美国NHTSA要求从2018年5月起生产的汽车需要强制安装倒车影像显示系统。此外，车道偏离警示系统（LDW），前方碰撞预警系统（FCW），自动紧急刹车系统（AEBS），车距控制系统（ACC），夜视系统（NV）市场也在快速成长。中国一二线城市交规越来越严格也使得人们对ADAS等汽车电子系统的需求提升。ADAS，无人驾驶，人工智能，深度学习对数据处理实时性要求高，所以要求芯片能实现超高的计算性能，另外对芯片和模块小型化设计和散热也有要求，未来的汽车电子芯片可能需要用2.5D技术进行异构性的集成，比如将CPU，GPU，FPGA，DRAM集成封装在一起。

个人移动终端的封装需求： 个人消费电子市场也将继续稳定增长，个人消费电子设备主要的诉求是小型化，省电，高集成度，低成本和模块化。比如个人移动终端要求能实现多种功能的模块化，将应用处理器模块，基带模块，射频模块，指纹识别模块，通讯模块，电源管理模块等集成在一起。这些产品对芯片封装形式的要求同样是小型化，省电，高集成度，模块化，芯片封装形式主要是“Stack Die on Passive”,“Antenna in SiP”,“Double Side SiP等。比如苹果的3D SiP集成封装技术，从过去的ePOP &BD PoP，发展到目前的是HBW-PoP和FO-PoP，下一代的移动终端封装形式可能是FO-PoP加上FO-MCM,这种封装形式能够提供更加超薄的设计。

5G 网络芯片的封装需求： 5G网络和基于物联网的NB-IOT网络建设意味着网络芯片市场将会有不错的表现。与网络密切祥光的大数据，云计算和数据中心，对存储器芯片和FPGA GPU/CPU的需求量非常大。通信网络芯片的特点是大规模，高性能和低功耗，此外，知识产权（IP）核复杂、良率等都是厂商面临的重要问题。这些需求和问题也促使网络芯片封装从Bumping &FC发展到2.5D，FO-MCM和3D。而TSV技术的成功商用，使芯片的堆叠封装技术取得了实质性进展，海力士和三星已成功研发出3D堆叠封装的高带宽内存（HBM），Micron和Intel等也正在联合推动堆叠封装混合存储立方体（HMC）的研发。在芯片设计领域，BROADCOM、GLOBAL FOUNDRIES等公司也成功引入了TSV技术，目前已能为通信网络芯片提供2.5D堆叠后端设计服务。

上游晶圆代工厂供应端对封装的影响

一方面，下游市场需求非常旺盛，另外一方面，大基金带领下的资本对晶圆代工制造业持续大力投资，使得上游的制造一直在扩充产能.据SEMI估计,全球将于2017年到2020年间投产62座半导体晶圆厂，其中26座在中国大陆，占全球总数的42%。目前晶圆厂依然以40

nm以上的成熟制程为主，占整体晶圆代工产值的60%。未来，汽车电子，消费电子和网络通信行业对芯片集成度、功能和性能的要求越来越高，主流的晶圆厂中芯和联电都在发展28nm制程，其中台积电28nm制程量产已经进入第五年，甚至已经跨入10Xnm制程。

随着晶圆技术节点不断逼近原子级别，摩尔定律可能将会失效。如何延续摩尔定律？可能不能仅仅从晶圆制造来考虑，还应该从芯片制造全流程的整个产业链出发考虑问题，需要 对芯片设计，晶片制造到封装测试都进行系统级的优化。 因此， 晶圆制造，芯片封测和系统集成三者之间的界限将会越来越模糊。 首先是芯片封测和系统集成之间出现越来越多的子系统，各种各样的系统级封装SiP需要将不同工艺和功能的芯片，利用3D等方式全部封装在一起，既缩小体积，又提高系统整合能力。Panel板级封装也将大规模降低封装成本，提高劳动生产效率。其次，芯片制造和芯片封测之间出现了扇入和扇出型晶圆级封装，FO-WLP封装具有超薄，高I/O脚数的特性，是继打线，倒装之后的第三代封装技术之一，最终芯片产品具有体积小，成本低，散热佳，电性能优良，可靠性高等优势。

先进封装的发展现状

先进封装形式在国内应用的越来越多，传统的TO和DIP封装类型市场份额已经低于20%，

最近几年，业界的先进封装技术包括以晶圆级封装（WLCSP）和载板级封装（PLP）为代表的2.1D，3D封装，Fan Out WLP，WLCSP，SIP以及TSV,

2013年以前，2.5D TSV封装技术主要应用于逻辑模块间集成，FPGA芯片等产品的封装，集成度较低。2014年，业界的3D TSV封装技术己有部分应用于内存芯片和高性能芯片封装中，比如大容量内存芯片堆叠。2015年，2.5D TSV技术开始应用于一些高端GPU/CPU,网络芯片,以及处理器（AP）+内存的集成芯片中。3D封装在集成度、性能、功耗，更小尺寸，设计自由度，开发时间等方面更具优势，同时设计自由度更高，开发时间更短，是各封装技术中最具发展前景的一种。在高端手机芯片，大规I/O芯片和高性能芯片中应用广泛，比如一个MCU加上一个SiP，将原来的尺寸缩小了80%。

目前国内领先封装测试企业的先进封装能力已经初步形成

长电科技王新潮董事长在2017半导体封装测试年会上，对于中国封测厂商目前的先进封装技术水平还提到三点：

SiP 系统级封装： 目前集成度和精度等级最高的SiP模组在长电科技已经实现大规模量产；华天科技的TSV+SiP指纹识别封装产品已经成功应用于华为系列手机。

WLP 晶圆级封装 ：长电科技的Fan Out扇出型晶圆级封装累计发货超过15亿颗，其全资子公司长电先进已经成为全球最大的集成电路Fan-In WLCSP封装基地之一；晶方科技已经成为全球最大的影像传感器WLP晶圆级封装基地之一。

FC 倒装封装： 通过跨国并购，国内领先企业获得了国际先进的FC倒装封装技术，比如长电科技的用于智能手机处理器的FC-POP封装技术；通富微电的高脚数FC-BGA封装技术；国内三大封测厂也都基本掌握了16/14nm的FC倒装封装技术。

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