例如,在n阱结构中,n-p-n-p结构是由NMOS的源,p衬底,n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时(例如由于流经阱或衬底的电流引起),会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加,直到电路出故障,或者烧掉。
可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过,现在已经不再是个问题了。在近些年,工艺的改进和设计的优化已经消除了闩锁的危险。Latch up 的定义?? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路
?? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流
?? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
?? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析 Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍;Q2是一侧面式的NPN BJT,基极为P substrate,到集电极的增益可达数十倍;Rwell是nwell的寄生电阻;Rsub是substrate电阻。
以上四元件构成可控硅(SCR)电路,当无外界干扰未引起触发时,两个BJT处于截止状态,集电极电流是C-B的反向漏电流构成,电流增益非常小,此时Latch up不会产生。当其中一个BJT的集电极电流受外
部干扰突然增加到一定值时,会反馈至另一个BJT,从而使两个BJT因触发而导通,VDD至GND(VSS)间
形成低抗通路,Latch up由此而产生。产生Latch up 的具体原因?? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流,当VDD变化率大到一定地步,将会引起Latch up。
??当I/O的信号变化超出VDD-GND(VSS)的范围时,有大电流在芯片中产生,也会导致SCR的触发。
??ESD静电加压,可能会从保护电路中引入少量带电载子到well或substrate中,也会引起SCR的触发。
?? 当很多的驱动器同时动作,负载过大使power和gnd突然变化,也有可能打开SCR的一个BJT。
??Well 侧面漏电流过大。防止Latch up 的方法?? 在基体(substrate)上改变金属的掺杂,降低BJT的增益
?? 避免source和drain的正向偏压
?? 增加一个轻掺杂的layer在重掺杂的基体上,阻止侧面电流从垂直BJT到低阻基体上的通路
?? 使用Guard ring: P+ ring环绕nmos并接GND;N+ ring环绕pmos 并接VDD,一方面可以降低Rwell和Rsub的阻值,另一方面可阻止栽子到达BJT的基极。如果可能,可再增加两圈ring。
??Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
??使nmos尽量靠近GND,pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
?? 除在I/O处需采取防Latch up的措施外,凡接I/O的内部mos 也应圈guard ring。
电力调整器的英文是:The power regulator,SCR是晶闸管的缩写,也就是我们通常说的单向可控硅.SCR的英文是指:半导体:Semiconductor (第一个字母为S);控 制:Controlled(第一个字母为C);整流器:Rectifier(第一个...欢迎分享,转载请注明来源:内存溢出
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