可以手写触发器链时序约束sdc文件吗?

可以。

SDC即Synopsysdesignconstraints，是Synopsys公司的对时序进行约束的语法格式。本文只基念简单讲一下关于set_input_delay在激脊SDC中的含义。关于SDC的文档很多，网上还是书上讲的都很复杂。笔者看搏铅困了很多相关的内容，感觉写的绕来绕去，难以理解，不知道是怎么回事。实际上是很简单的，从set_input_delay的定义就可以理解。

对于 REG -REG 的path 需要我们提供哪些约束for setup time?

主要是时钟相关的约束

占空比 仅仅在你的设计中寄存器是在时钟的上升沿和下降沿都触发的时候才必须指定,对于都是时钟上升沿触发的路径,仅需要指定时钟周期即可,DC会从工艺库中拿出setup_time进行计算

除非指定了waveform option ,默认的时钟在0时刻上升在50%下降依次重复时钟的名字必须和时钟引脚的名字一致,除非使用-name选项指定

如果你想知道时钟的单位的话 可以通过report_lib 来查看库里规定的单位或者get_attribute <lib_name>time_unit_name

input path的约束

input_daly

上一级模块所要保留的最大时间 是 P - input_delay(max)- clock_uncertainty - register setup_time

一般预留40%在自己的电路部分

output path的约束

output_delay

下级模块所要保留的时间 就是 P-clock_uncertainty - output_delay

输入输出延迟默认会继承在set_clock_latency和uncertainty的值

也就是输入输出延迟的计算是在附加clock_latency和clock_uncertainty的时钟的launch &capture计算的

对于纯组合逻辑电路来说

需要创建虚拟的时钟去分析纯组合逻辑路径的时序,

指定input_delay 和output_delay 也就是说和design 外部的时序同步起来,也就是在comb两边加两个寄存器,使它成为一个带时序的路径,然后估算他的path time

除了上面的输入输出 delay

那些都是需要的,除丛困此之外还要指定input_transition 和output_load

上面的渗余念那些约束只是描述regreg input output path多少时间是可行的但没有描述在什么样的条件下这些delay必须满足

门的延迟是它 input_transition和output_load的函数,默认 DC对于output port声明理想的负载(zero),对input port声明理想的transition time(zero)这会导致比较乐观的path timing为了更加精确毁弊的path timing 必须对input_transition和output_load 做精确的建模.

输入转换时间和输出负载的影响

输入端口的上升和下降转换时间影响后边门的cell delay

输出电容负载的大小会影响到transition time 电平的转换时间

set

在输入输出电路结构都不知道的情况下 如何做load budget

为input_pins 设置比较小的driving_cell 比如一个反相器

为output_load 设置个较大的负载 比如3个与门

原文链接：https://blog.csdn.net/weixin_41464428/article/details/118913384

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