试编写一个实现3输入与非门的verilog源程序

module gate3(

input a,

input b,

input c,

output y

)

assign y=~(a&b&c)

endmodule

修改了一下，加了输入输出端口，以及触发条件

module test(red,amber,green ,able)

input able

output red,amber,green

reg clock,red,amber,green

parameter on=1,off=0,red_tics=350,green_tics=200,amber_tics=30

//交通灯初始化

initial red=off

initial amber=off

initial green=off

//交通灯控制时序

always

wait(able)

begin

red=on//开红灯

light(red,red_tics)//调用等待任务

green=on//开绿灯

light(green,green_tics)//等待

amber=on//开黄灯

light(amber,amber_tics)//等待

end

//定义交通灯开启时间的任务

task light

output color

input [31:0]tics

begin

repeat(tics)

@(posedge clock)

color=off

end

endtask

always

begin

#100 clock=0

#100 clock=1

end

endmodule

编译通过

Tools >Netlist viewer >RTL viewer

选中相应的symbol上，点击上面的“→”箭头，可以看到原始的由门和触发器搭建的电路图。

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