FPGA内部复位verilog程序问题

通过计数器控制的呀。你看啊count_reset 是从0开始加到60，然后变成62保持。然后当(count_reset>'d50&&count_reset<'d56)为真的时候rst_n =0，假的时候为1.即为count_reset在50和56之间的时候为0，在其他区间为1！

希望能帮助到您！

技巧 1：当驱动触发器的同步 SR端口时，每个时钟域都需要全局复位的局部版本， 并与该时钟域同步。

技巧 2：复位桥接电路实现了一种安全的机制，可以同步地对异步复位取消断言。使用复位桥接电路，每个时钟域都需要全局复位的局部版本。

技巧3：在对 FPGA 的全局复位取消断言之前，确保由 MMCM 或PLL 生成的时钟是稳定且被锁定的

技巧 4：高电平有效复位能够实现更高的器件利用率，并可改善性能

技巧 5：依靠 GSR 提供的内置初始化功能，同时对设计中能够自动启动的部分进行显式复位，这种综合法能够带来更高的利用率和性能。

1、检查rst_n引脚是否分配

2、检测你的开发板是高电平复位还是底电平复位。

3、检测led的引脚是否分配正确

4、检测是否将未使用引脚设置为三态模式。

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