verilog 开头一撇什么意思

开头是一撇“`”，表示宏定义（注意这个是程序里面自己定义，是设计程序的时候就定下来的，所以一般只能用这种语句格式），如`define M 8，`include，或者是引用宏，如assign y=`M*2或开头是单引号“'”的话，就是一个分隔的意思，如4'b1000

Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

撇呆打堕

piě dāi dǎ duò

[释义] 装呆作痴。

[语出] 明·高明《琵琶记·牛小姐谏父》：“撇呆打堕，早被那人瞧破。要同归知爹肯幺？料他每，不见许。”

只有一个：撇呆打堕 [ piě dāi dǎ duò ]

【释义】装呆作痴。

【出处】明·高明《琵琶记·牛小姐谏父》：“撇呆打堕，早被那人瞧破。要同归知爹肯幺？料他每，不见许。”

【造句】

你撇呆打堕，早被别人看破了。

他这样撇呆打堕，大家并不和他一般见识。

这个人撇呆打堕，我们都不愿意和他亲近。

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