如何用Verilog语言使得FPGA输出一个时钟信号

你可以定义 wire out_clkassign out_clk=clk；还有一个比较咐差重要的问题，你这个模块没有输入时钟，你那个clk<=~clk是运行不了的，你需要定义一个input的输入时钟，如果仿亏简旁真时 需要写 ：#时间 clk<=~clk并且在initial 定义clk=0；或者销橡clk=1；的初值。

我来抛块砖引个玉~

说说我的理解~

FPGA和C语言什么的是不一样的，他的程序是HDL语言，即VHDL或者Verilog HDL，这些语言有个名字：硬件樱卖毁描述语言。既然是硬件描述，那就是说只是描述某种状态，要注意描述状态这些词汇，就是说他是搭建一个硬件的固定的系统，一旦用语言描述好了以后，这个系统就固定了。

首先FPGA有两种逻辑：组合逻辑和时序逻辑。

组合逻辑：描述一个状态，比如c：=a+b ，d：=c+‘1’那么在硬件电路上，这就是个固定的通道，c在任何时刻都等于a+b，而d在任何时刻都等于c+‘1’，也就是说，d在任何时刻都等于a+b+‘1’（如果不考虑门级延时的话），a、b值改变时，c、d的值会同时改变，而C语言里就不一样，如果是以上两个语句的话，在第一句之间和第二句之间若设断点，则a、b改变时，d不会立刻发生变化，只有在执行完第二句后，d才会发生变化。

时序逻辑：这个是写在进程process（对VHDL）或者always（对verilog）里面的，会一级一级的靠时钟来触发，在进程中的if-else分支语句，其实就是出发的条件

楼主追问的那个问题，调用模块，其实也是在程序中并行的，就是说模块被调用了，就相当于写在配握这个程序里的并行语句，调用它的模块是一起一直在运作，之所以用运作就是想说明这些模块没有先后顺序，他们都是用来描述你要实现的功能的，只是对硬件的描述，映射到硬件上就是一堆寄存器和与非脊备门和线而已。用FPGA的时候要经常联想下硬件怎么实现的，这样就会明白所谓的“执行顺序”。其实严格来说，FPGA应该没有“执行顺序”这个词，他只是对硬件的一个描述而已。

举个例子，就像你设置一个物理的陷阱，你要实现的功能是，人推门，夹在门上的水桶掉落，然后再砸到跷跷板上，这个过程，你的设置就相当于硬件语言描述，人推门可以理解为时序逻辑，相当于需要触发条件的并行逻辑，你检测门是否被推开，和是否有重物砸向跷跷板是一直在进行的，只是在某一刻这些条件才被触发，所以在你看来好像是顺序执行的，但实际上是一直并行的。

说了这些，仅供参考。。

可以的。

如果FPGA的主频设为mclk,控制信号用ctrl表示，正坦巧可以在FPGA中设计一个由s1启动的延时设计，延时用ctrl来控制。参信携考下面Verilog代码和波形，希望有所提示。

module delay(mclk,rst,ctrl,s1,s2)

parameter size=5

input mclk,rst

input [size-1:0] ctrl

input s1

output s2

reg s2

reg ms

reg [size-1:0] cnt

always @ (posedge mclk)

begin

if (!rst) begin ms<=0 cnt<=0 s2<=0 end

case (ms)

1'b0:

begin

if(cnt>=ctrl) s2<=0

if (s1==ms) cnt<=cnt+1'b1

else begin ms<=1'b1 cnt<=1'b0 举键end

end

1'b1:

begin

if(cnt>=ctrl) s2<=1

if (s1==ms) cnt<=cnt+1'b1

else begin ms<=1'b0 cnt<=1'b0 end

end

default: begin ms<=0 cnt<=0 end

endcase

end

endmodule

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