顶层VHDL没有定义是什么错误啊?

如果有许多VHDL源文件一起编译，轮档陵那么需要设定其中一个作为顶层实体。

比如在QuartusII中，可以在Files视图中的某个VHDL文件上点右键->Set

as

Top-Level

Entity，前提是VHDL文件名与蠢历Entity名一致。

这里有个问题要注意:

比如在QuartusII中，你的Top-Level的VHDL文件名与Entity名不一样，就要在Assignment->Settings->General下面手动输入顶层Entity名，否则会报错说顶层实体未定义之类腊戚。

其它编译器未试过会不会出现这类问题。

在工作库work中声明程序包（Package），在程序包中声明你的共享资源。例如数据类型、常量、过程、函数、元件声明等等。

你可以直接将早羡电路模块的行为描述构造成过程或者函数，也可以先用实体描述好电路模块，再闷睁悄在程蚂渣序包中用元件声明这个已经描述好的实体。

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