3-8译码器的功能

1、当一个选通端（E1）为高电平，另两个选通端为低电平时，可将地址端（A0、A1、A2）的二进制编码在Y0至Y7对应的输出端以低电平译出。（即输出为Y0至Y7的非）比如：A2A1A0=110时，则Y6输出端输出低电平信号。

2、利用 E1、E2和E3可级联扩展成24线译码器；若外接一个反相器还可级联扩展成32线译码器。

3、若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器。

4、可用在8086的译码电路中，扩展内存。

扩展资料

一个现代译码器的主要工作流程：源代码 (source code) →预处理器 (preprocessor) →编译器 (compiler) →目标代码 (object code) →链接器 (Linker) →可执行程序 (executables)。

高级计算机语言便于人编写，阅读交流，维护。机器语言为计算机能直接解读、运行的。

译码器将汇编或高级计算机语言源程序（Source program）作为输入，翻译成目标语言（Target language）机器代码的等价程序。

源代码一般为高级语言 (High-level language)， 如Pascal、C、C++、Java、汉语编程等或汇编语言，而目标则是机器语言的目标代码（Object code），有时也称作机器代码（Machine code）。

对于C#、VB等高级语言而言，此时编译器完成的功能是把源码（SourceCode）编译成通用中间语言（MSIL/CIL）的字节码（ByteCode）。

最后运行的时候通过通用语言运行库的转换，编程最终可以被CPU直接计算的机器码（NativeCode）。

参考资料来源：百度百科-编译器

参考资料来源：百度百科-74LS138

module decoder38(

input [2:0]code,

output reg[7:0]result

)

always@(*)

begin

case(code)

3'b000: result = 8'h01

3'b001: result = 8'h02

3'b010: result = 8'h04

3'b011: result = 8'h08

3'b100: result = 8'h10

3'b101: result = 8'h20

3'b110: result = 8'h40

3'b111: result = 8'h80

endcase

end

endmodule

module decoder38(

input [2:0]code,

output reg[7:0]result

)

always@(*)

begin

if(code[2])

if(code[1])

if(code[0])

result = 8'h80

else

result = 8'h40

else

if(code[0])

result = 8'h20

else

result = 8'h10

else

else

if(code[1])

if(code[0])

result = 8'h08

else

result = 8'h04

else

if(code[0])

result = 8'h02

else

result = 8'h01

else

end

endmodule

工作原理

使用Verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module、endmodule之内。实际的电路元件。Verilog中的模块类似C语言中的函数，它能够提供输入、输出端口，可以实例调用其他模块，也可以被其他模块实例调用。模块中可以包括组合逻辑部分、过程时序部分。

以上内容参考：百度百科-Verilog HDL

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