与软件语言相比，VHDL有什么特点

在行为级抽象建模的覆盖范围方面软语言比VHDL略差一些。

FPGA的硬件描述语言VHDL，超高速集成电路硬件描述语言，符合美国电气和电子工程师协会标准，利用一种和数字电路基本知识结合较密切的语言来描述数字电路和设计数字电路系统。

为适应实际数字电路的工作方式，VHDL以并行和顺序的多种语句方式来描述在同一时刻中所有可能发生的事件，因此VHDL程序执行方式与其他语言不同。

它不是按顺序一条一条执行每一条语句，而是有并行执行的语句同时也有按顺序执行的语句;要求数字电路设计人员摆脱一维的思维模式，以多维并发的思路来完成VHDL的程序设计。

扩展资料

软件语言和VHDL的共同点

1、能形象化地抽象表示电路的结构和行为。

2、支持逻辑设计中层次与领域的描述。

3、可借用高级语言的精巧结构来简化电路的描述。

4、具有电路仿真与验证机制以保证设计的正确性。

5、支持电路描述由高层到低层的综合转换。

6、硬件描述与实现工艺无关。

7、便于文档管理，易于理解和设计重用。

参考资料来源：百度百科—vhdl

vhdl是不会运行的！它不同于C、C++等语言，它用于描述一个硬件结构，描述完之后，所生成的硬件就已经成型了，所以这个问题相当于你在问“硬件是怎样运行的？”一样，记住，vhdl是硬件“描述”语言！

这个VHDL描述，就是上图的逻辑关系。并行语句B <= XIN OR A;描述了图中的或门（OR）；进程语句（PROCESSBEGIN END PEOCESS;）描述了两个D触发器（DFF）；另一个并行语句YOUT <= C;描述了一个缓冲器（这个缓冲器在输出模块内，因此在图中通过输出端口来体现，而没有画出来）。

我觉得你说的状态是矛盾的 如果S1、S2同时为1 DR3<=？; PC1<=？ 不管你S1，S2为什么状态 都只能输出一组DR3<=; PC1<= 如果你要4组DR3<=; PC1<=输出数据，你只能用S1、S2的四个状态来判定

实际信源输出的消息往往是时间上或空间上的一系列符号，如电报系统，序列中前后符号间一般是有统计依赖关系的。 我们先讨论离散无记忆信源，此时，信源序列的前后符号之间是统计独立的。 如在二元系统中，我们可以把两个二元数字看成一组，会出现四种可能情况：00、01、10和11，我们可以把这四种情况看成一个新的信源称为二元无记忆信源的二次扩展信源，相应的，如果把N个二元数字看成一组，则新的信源称为二元无记忆信源的N次扩展信源。 一般情况,设一个离散无记忆信源为： 则该信源的N次扩展信源为： 根据信息熵的定义： 可以证明,对于离散无记忆的扩展信源有：H(XN)=NH(X)。

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