一般fpga测频范围是最高到多少呢

使用FPGA进行频率检测，其实都不会太高，主要是需要一个高速时钟作为参考时钟，由于FPGA不同，等级差异和代码风格差异，内部cloc频率最高应该在400～800MHz之间，那么你的测频应该不会超过这个范围，其实如果全部由FPGA代码实现的话，估计也就100～300MHz左右，而且实现难度较大。因此，你多数看到的都是在 几M 或者几K进行使用。

而前面提到的几个G的频率，应该说的是SerDes接口，这个你是无法做测频使用的。

您可以用VERILOG描述一个计数器来分频实现的。不过会有一些JITTER。一般不推荐，但您的频率低，是可以这样的。

亦可以直接调用FPGA内部的PLL 或者DLL来实现的。这样时钟质量会更好一些。

1:话说50M到200M应该叫倍频。

2：打开工程---tools--下拉选中MagaWizard Plug-In Manger--选中第一项新建一个定制IP-next-选择IO项目--ALTPLL。输入生成语言，支持器件系列和输出目录

next----设置输入时钟50M--

NEXT--设置一些使能引脚或者复位引脚，不做调整(也可以勾去默认的复位和锁定信号)

----next---使能c0，设置输出倍频系数--4:1-

-next---不用c1（如果你不需要的话），可以不设置--一路next--直到finish。

这么高的频率不可能写出频率可变的方波，因为使用verilog只能对一个方波进行分频，而不能倍频。v5的片子跑到1g已经够高了，再高应该就不可能了，pll生成1g的方波应该可以，但是1g的方波进行分频只能是2分频，4分频，6分频。。。。（如果不要求50%的占空比可以3分频，5分频。。。），也就是最多能出个500m，333m，250m三个频率，要实现250m到500m以1m步进是不可能的，只能考虑模拟电路出波形。

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