VHDL数字时钟完整程序代码（要求要有元件例化，并且有按键消抖），谢谢啦啦啦啦

图11

程序如下：

library IEEE;

use IEEESTD_LOGIC_1164ALL;

use IEEESTD_LOGIC_ARITHALL;

use IEEESTD_LOGIC_UNSIGNEDALL;

entity xuan21 is

Port ( alarm,a,b: in std_logic;

y:out std_logic);

end xuan21 ;

architecture one of xuan21 is

begin

process(alarm,a,b)

begin

if alarm='0' then y<=a;else y<=b;

end if;

end process;

end one;

仿真波形如下图12：

图12

（2）三位二选一：

模块图如图13。用以进行正常计时时间与闹铃时间显示的选择，alarm输入为按键。当alarm按键未曾按下时二选一选择器会选择输出显示正常的计时结果，否则当alarm按键按下时选择器将选择输出显示闹铃时间显示。

图13

程序如下：

library IEEE;

use IEEESTD_LOGIC_1164ALL;

use IEEESTD_LOGIC_ARITHALL;

use IEEESTD_LOGIC_UNSIGNEDALL;

entity x213 is

Port ( alarm : in std_logic;

y:out std_logic_vector(3 downto 0);

a,b: in std_logic_vector(3 downto 0));

end x213;

architecture one of x213 is

begin

process(alarm,a,b)

begin

if alarm='0' then y<=a;else y<=b;

end if;

end process;

end one;

仿真结果如下图14：

图14

8、整点报时及闹时：

模块图如图15。在59分51秒、53秒、55秒、57秒给扬声器赋以低音512Hz信号,在59分59秒给扬声器赋以高音1024Hz信号,音响持续1秒钟,在1024Hz音响结束时刻为整点。当系统时间与闹铃时间相同时给扬声器赋以高音1024Hz信号。闹时时间为一分钟。

图15

程序如下：

library IEEE;

use IEEESTD_LOGIC_1164ALL;

use IEEESTD_LOGIC_ARITHALL;

use IEEESTD_LOGIC_UNSIGNEDALL;

entity voice is

Port ( hou1,huo0,min1,min0,sec1,sec0,hh,hl,mh,ml: std_logic_vector(3 downto 0);

in_1000,in_500:in std_logic;

q : out std_logic);

end voice;

architecture one of voice is

begin

process(min1,min0,sec1,sec0)

begin

if min1="0101" and min0="1001" and sec1="0101" then

if sec0="0001" or sec0="0011" or sec0="0101" or sec0="0111"

then q<=in_500;

elsif sec1="0101" and sec0="1001" then q<=in_1000;

else q<='0';

end if;

else q<='0';

end if;

if min1=mh and min0=ml and hou1=hh and huo0=hl then

q<=in_1000;

end if;

end process;

end one;

仿真波形如下图16

图16

9、顶层原理图：

三、感想

通过这次设计，既复习了以前所学的知识，也进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在画顶层原理图时，遇到了不少问题，最大的问题就是根本没有把各个模块的VHD文件以及生成的器件都全部放在顶层文件的文件夹内，还有就是程序设计的时候考虑的不够全面，没有联系着各个模式以及实验板的情况来编写程序，以至于多考虑编写了译码电路而浪费了很多时间。在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示

:在分频模块中，设定输入的时钟信号后，却只有二分频的结果，其余三个分频始终没反应。后来，在数十次的调试之后，才发现是因为规定的信号量范围太大且信号的初始值随机，从而不能得到所要的结果。还有的仿真图根本就不出波形，怎么调节都不管用，后来才知道原来是路径不正确，路径中不可以有汉字。真是细节决定成败啊！总的来说，这次设计的数字钟还是比较成功的，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。

四、

参考资料：

1、潘松，王国栋，VHDL实用教程〔M〕成都:电子科技大学出版社，2000(1)

2、崔建明主编，电工电子EDA仿真技术北京：高等教育出版社，2004

3、李衍编著，EDA技术入门与提高王行西安：西安电子科技大学出版社，2005

4、侯继红,李向东主编，EDA实用技术教程北京：中国电力出版社，2004

5、沈明山编著，EDA技术及可编程器件应用实训北京：科学出版社，2004

6、侯伯亨等，VHDL硬件描述语言与数字逻辑电路设计西安: 西安电子科技大学出版社，1997

7、辛春艳编著，VHDL硬件描述语言北京：国防工业出版社，2002 就这些

1采用VHDL语言设计系统具有哪些特点

VHDL系统设计的基本点：

（1）与其他硬件描述语言相比，VHDL具有以下特点：

（2）功能强大、设计灵活。

（3）强大的系统硬件描述能力。

（4）易于共享和复用。

2举例说明FPGA是如何通过查找表实现其逻辑功能的？

参考答案：在计算机科学中，查找表是用简单的查询 *** 作替换运行时计算的数组或者 associative array 这样的数据结构。由于从内存中提取数值经常要比复杂的计算速度快很多，所以这样得到的速度提升是很显著的。

一个经典的例子就是三角表。每次计算所需的正弦值在一些应用中可能会慢得无法忍受，为了避免这种情况，应用程序可以在刚开始的一段时间计算一定数量的角度的正弦值，譬如计算每个整数角度的正弦值，在后面的程序需要正弦值的时候，使用查找表从内存中提取临近角度的正弦值而不是使用数学公式进行计算。

在计算机出现之前，人们使用类似的表格来加快手工计算的速度。非常流行的表格有三角、对数、统计 density 函数。另外一种用来加快手工计算的工具是滑动计算尺。

一些折衷的方法是同时使用查找表和插值这样需要少许计算量的方法，这种方法对于两个预计算的值之间的部分能够提供更高的精度，这样稍微地增加了计算量但是大幅度地提高了应用程序所需的精度。根据预先计算的数值，这种方法在保持同样精度的前提下也减小了查找表的尺寸/

在图像处理中，查找表经常称为LUT，它们将索引号与输出值建立联系。颜色表作为一种普通的 LUT 是用来确定特定图像所要显示的颜色和强度。

另外需要注意的一个问题是，尽管查找表经常效率很高，但是如果所替换的计算相当简单的话就会得不偿失，这不仅仅因为从内存中提取结果需要更多的时间，而且因为它增大了所需的内存并且破坏了高速缓存。如果查找表太大，那么几乎每次访问查找表都回倒置 cache miss，这在处理器速度超过内存速度的时候愈发成为一个问题。在编译器优化的 rematerialization 过程中也会出现类似的问题。在一些环境如Java 编程语言中，由于强制性的边界检查带来的每次查找的附加比较和分支过程，所以查找表可能开销更大。

何时构建查找表有两个基本的约束条件，一个是可用内存的数量；不能构建一个超过能用内存空间的表格，尽管可以构建一个以查找速度为代价的基于磁盘的查找表。另外一个约束条件是初始计算查找表的时间——尽管这项工作不需要经常做，但是如果耗费的时间不可接受，那么也不适合使用查找表。

[编辑本段]

例子

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计算正弦值

许多计算机只能执行基本的算术运算，而不能直接计算给定值的正弦值，它们使用如下面泰勒级数（en:Taylor series）这样的复杂公式计算相当高精度的正弦值：

(x 接近 0)

然而，这样的计算费用可能是非常大的，尤其是在低速的处理器上。有许多的应用程序，尤其是传统的计算机图形每秒需要几千次的正弦值计算。一个常用的解决方案就是在刚开始计算许多均匀分布数值的正弦值，然后在表中查找最接近所需 x 的正弦值，这个值非常接近于正确的数值，这是因为正弦函数是一个有限变化率的连续函数。例如：

real array sine_table[-10001000]

for x from -1000 to 1000

sine_table[x] := sine(x/1000/pi)

function lookup_sine(x)

return sine_table[round(x/1000/pi)]

Image:Interpolation example linearpng

部分正弦函数的线性插值不幸的是，查找表需要一定的空间：如果使用 IEEE 双精度浮点数的话，将会需要 16,000 字节。如果使用较少的采样点，那么精度将会大幅度地下降。一个较好的解决方案是线性插值，在表中待计算点左右两侧两个点的值之间连直线，这个点对应的直线上的值就是所计算点的正弦值。这种方法计算速度也很快，对于如正弦函数这样的平滑函数来说也有更高的精度。这里是使用线性插值的一个例子：

function lookup_sine(x)

x1 := floor(x/1000/pi)

y1 := sine_table[x1]

y2 := sine_table[x1+1]

return y1 + (y2-y1)(x/1000/pi-x1)

当使用插值的时候，可以得益于不均匀采样，也就是说在接近直线的地方，使用较少的采样点，在变化较快的地方使用较多的采样点以最大限度地接近实际的曲线。更多的信息请参考插值。

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计算 1 的位数

population function。例如，数字 37 的二进制形式是 100101，所以它包含有三个设置成 1 的位。一个计算 32 位整数中 1 的位数的简单c语言程序是：

int count_ones(unsigned int x) {

int i, result = 0;

for(i=0; i<32; i++) {

result += x & 1;

x = x >> 1;

}

return result;

}

不幸的是，这个简单的算法在现代的架构上将需要数以百计的时钟周期才能完成，这是因为它造成了许多分支和循环，而分支的速度是很慢的。这可以使用 loop unrolling 和其它一些聪明的技巧进行改进，但是最简单快捷的解决方案是查找表：简单地构建一个 包含每个字节可能值包含的 1 的个数的256 个条目的表。然后使用这个表查找整数中每个字节包含的 1 的个数，并且将结果相加。没有分支、四次内存访问、几乎没有算术运算，这样与上面的算法相比就可以大幅度地提升速度。

int count_ones(unsigned int x) {

return bits_set[x & 255] + bits_set[(x >> 8) & 255]

+ bits_set[(x >> 16) & 255] + bits_set[(x >> 24) & 255];

}

[编辑本段]

硬件查找表

在数字逻辑中，n位查找表可以使用多路复用器来实现，它的选择线是 LUT 的输入，它的输入是常数。n 位 LUT 通过将布尔逻辑函数建模为真值表从而可以编码任意 n 位输入，这是编码布尔逻辑函数的一个有效途径，4 位 LUT 实际上是现代 FPGAs 的主要元件。

以上就是关于VHDL数字时钟完整程序代码（要求要有元件例化，并且有按键消抖），谢谢啦啦啦啦全部的内容，包括:VHDL数字时钟完整程序代码（要求要有元件例化，并且有按键消抖），谢谢啦啦啦啦、二、简答题 1采用VHDL语言设计数字系统具有哪些特点 2举例说明FPGA是如何通过查找表实习其逻辑功能的、等相关内容解答，如果想了解更多相关内容，可以关注我们，你们的支持是我们更新的动力！