在QUARTUS 中怎么把编好的程序转化为模块

在quartus软件的右边界面有个files选项，选择后点击device

design

files出现下拉出来的很多v文件，这些就是你添加到工程中的一些要用到的

文件，选中你要转化为模块的文件点右键，有一个选项是creat

symbol

files

for

current

file,这样就把编好的程序做成模块了。

本人也在用Verilog语言编写程序，之前编写过测试文件，在Quartus中编译总是出错，说不是一个模块之类的，用在Modelsim中就可以实现，因为Modelsim在你启动仿真时，要求你添加源代码和测试文件（不添加测试文件也可以，以用自己给时序，像Quartus一样）。所以本人认为Quartus只能通过建立波形文件来仿真。

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