为什么我在vivado生成不了 ddr3 ip核

Vivado Logic Analyzer的使用 chipscope中，通常有两种方法设置需要捕获的信号。 1添加cdc文件，然后在网表中寻找并添加信号 2添加ICON、ILA和VIO的IP Core 第一种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到 需为什么我在vivado生成不了 ddr3 ip核

打开vivado， 点击tools下的compile simulation libraries，设置Modelsim的路径以及生成libraries的位置

打开Modelsim安装路径下的modelsim.ini以及生成库路径下的modelsim.ini

将生成库路径下的modelsim.ini中所有IP库全部复制到安装路径modelsim.ini中的对应位置

把vivado工程中IP核文件下的sim文件中对应的.v文件或者.hdl文件添加到我们modelsim工程中

注意vivado不同版本需要不同的Modelsim版本，如果不是对应的可能在compile libraries显示编译不成功，vivado2018.3需要对应modelsim10.6

设计DDS的核心就是调用IP ROM，vivado调用ROM的方法和ISE相类似，都是加载.coe文件，我这里特地做笔记，以防忘记。

这是DDS的原理图，DDS并没有像它的名字一样说的那么玄乎，它的核心便是控制频率的fword字输入，和相位字pword输入，最后调用IP核查找表即可，代码也十分简单，下面给出DDS design代码。

 DDS_design

使用vivado调用IP核ROM教程如下

点击IP catalog

选择block memory，然后双击

将show disabled ports 选项勾选掉

输入ROM名，我这里为了演示重新配置一个方波ROM，命名为square_rom

这里选择single ports ROM

按如上图所示勾选参数，port width是数据宽度，我们根据代码要求设置为10位，

port width是数据深度，即有多少个这样的数据，我打开生成的square.coe文件可以清楚的看到一共有4096这样的数据。

always enable是ROM一直处于工作状态，不需要使能信号。

这里是加载.coe文件，勾选load init file 然后点击browse将刚才生成的square.coe文件加载到ROM中，最后点击OK。

选择generate生成IP核

打开如图所示文件，

将生成的IP核实例化，即可

最后编写测试文件进行测试

最后右键点击da_data选择wave style选择analog，将会看到模拟波形，但是有时候还是需要设置一下模拟波形的显示，同样右键点击da_data选择wave style选择analog setting，选择如下图所示参数。

最后便大功告成，即可得打方波的波形图

大家还可以按照这种方法将其他两种波形都做出来。

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