用VCS仿真Verilog时，在调用系统函数的地方都出现错误？怎么支持调用系统函数的仿真？

使用到系统函数时,在vcs编译的时候一定要添加-I或者-RI.

其中-R自动运行并且生成vcd+文件

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注意区别的两个方面:

1. –R –I 不同于-RI

-R –I是编译成VirSim的可执行文件而且马上运行仿真, -RI是编译成VirSim的可执行文件并且调用VirSim.

2. –R –PP 不同于-RPP

-R –PP是编译成VirSim的可执行文件并且在运行的时候加快输出VCD+文件

-RPP是在存在VCD+的条件下调用VirSim进行post processing的调试.

门级仿真需要反标SDF文件,可以在testbench中添加$sdf_annotate系统函数.并且在编译的时候注意要使用standcell的仿真库.

1：下载Verilog的语法高亮文件。

即可支持相应的语言编辑，关键字将用不同色彩标出。

可以到官方网站去下载，包括上百种语法文件，我想应该都能满足大家的需要吧！

http://www.ultraedit.com/index.php?name=Content&pa=showpage&pid=40#wordfiles

2：将下载的文件打开，将里面的内容复制到WordFile.txt文件中（在UltraEdit的安装目录下），一般加在最后。

UltraEdit默认只有20种语法，将下载的文件的第一行“L20”改成你想要的序号，如L19。

3：加入折叠功能

由于Verilog HDL的块一般是以begin和end作为开始和结束的标记，其作用相当于C语言的

大括号。在wordfile.txt的对应语言中添加进如下代码即可：

/Open Fold Strings = "begin""case"

/Close Fold Strings = "end""endcase"

这里除了begin和end可以进行折叠外，另外一对case和endcase同样可以完成折叠，同样的

方法可以添加你需要的折叠标志。

4：加入自动缩进功能

同样在wordfile.txt中，有控制自动缩进的语法。所谓自动缩进就是指，输入begin回车，下一行自动加一个tab；输入end，下一行自动退回一个tab。用户可以自己添加不同的缩进词实现自动缩进。如：

/Indent Strings = "begin""case""fork" "if" "else"

/Unindent Strings = "end""endcase""join" "else"

5: 还可以加入其它一些自定义功能，如函数调用功能，大家可以自己摸索。

方便大家，做了个压缩包供大家下载。

包中

verilog.txt 是加入自动缩进和折叠功能的verilog-98语法文件。已改为L19。

verilog2001 是加入自动缩进和折叠功能的verilog-2001语法文件。已改为L20

wordfile.txt 是加入verilog和veriog2001的文件，替代原安装目录下的wordfile.txt文件即可。

(说明：在这里我修改的是高级->配置->语法高亮->MySQL5.1->打开，然后在其后面加入了verilog2001里面的内容，并加入了上面的四句话，在这句话/Delimiters = ~!@%^&*()-+=|//{}[]:"<>,.?#的上面加入的)

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