cadence原理图引脚可以留空嘛

原理图引脚不可以留空。

对Cadence-orCAD而言，在绘制原理图库时，其与AD和PADS有所差异，其中就包含一条重要差异，即：同一元件库中，引脚名不能重复，否则会报错，导致此元件模型无法使用，后续无法生成网表；。

方法如下： 方法1：对以上问题，可人为添加后缀，对其进行名称区分，如下所示：a4c26d1e5885305701be709a3d33442f.png此时，按“Ctrl+S”进行保存后，则不会报出警告信息，元件创建完成；方法2：针对以上问题，可修改“引脚属性”为“power”，对“power属性引脚”，orCAD软件不会对其进行严格命名检查；在添加引脚时，引脚属性默认为“passive”。

如果是原理图，建议先导入allegero，在PCB上看好了。

按F4或者图示i图标，在FIND侧边栏选择component，点击FPGA，d出信息文本，

下拉找到定义引脚。

将引脚部分COPY到excel, 在excel上会放到一列中。

下面需要分列。（excel 2007中 *** 作）

分列前如下图

分列后得到下图

选择全表格，根据想排序的列，选择该列排序，适当处理（例如按网络名排序），清爽的引脚列表出来了。

你好，对于管脚定义可以用这种方法，但是对于NET而言，目前好像没有办法在网络名上加横线的，因为网络名是要导出网表到PCB中的，而打开网表文件可以看到文本类型的文档。所以，是没法加的。你可以利用XXX_N来表示低电平有效。

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