vivado软件仿真新建simulation文件怎么关联被测试的顶层模块

vivado里，新建的simulation不能和源文件关联起来，就是新建的simulation文件是空模块，不像ISE中那样新建完test会直接把源文件纳为子模块，能把源文件顶层文件与软件测试新建文件关联！

步骤一：

在工程中，将需要封装的模块（包括子模块）设置为顶层模块，例如top为工程的顶层模块，top调用了A和B，B又调用了C和D，需要将B模块以及下面的模块整体加密，也就是封装为网表，那么需要将B设置为顶层模块。

步骤二：设置综合条件

1、在Flatten hierarchy选择为full。

2、在more options中输入-mode out_of_context

步骤三：综合

在工程中运行综合步骤，在综合完成后，打开综合。

步骤四：生成edf

这里和quartus不一样，这里需要通过输入脚本的方式生成。

假设网表文件中没有调用IP，那么输入如下指令：

write_edif F:/FPGA/abc.edf

如果调用了IP，输入如下指令：

write_edif -security_mode all F:/FPGA/abc.edf

步骤五：生成调用v文件

假设vivado的版本在2017.4以前，输入如下指令：

write_verilog -mode port F:/FPGA/abc_stub.v

2018.1以后：

write_verilog -mode synth_stub F:/FPGA/abc_stub.v

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