如何让ISE根据约束自动添加iodelay来满足时序关系

占空比约束没问题 不写也可以巧兄 缺省就是50% 虽然都是用于pin的约束 tsu/th和offset不是一回事（offset是io的数据和时钟的延迟 tsu/th是芯片里的dff的数据孝消袭和时钟的延迟关系 不考虑clock skew的桥薯话 应该满足offset+tsu+delay

这3个IP核是xilinx 的ISE里 ChipScope的3个银嫌薯组成部分。

右击你的芯片(如图的xc3s100e)，就会出现“new source”了。然后继续选择“IP CORE”，锋者然后选择“Debug &Verification” 下面的“ChipScope”者茄，就能看到这3个IP了。

先查查确定每个子模块逻辑功能是否正确。对各个子模块进行功能仿真看时序即可验证。

然后再重新生成一下元器件，在顶层电路图中替换原有元器件，重新连线。

建议：用verilog自己编写顶层模块，生姿和成综合图，这种方法软件自己会自动检查各个模块的逻辑功能是否正确。直接应用电路图调用各个子模块时，系统就不会再查子模块是否正确，所以会出现错误情况。

你说的那种仿真不对但下载可以用这种情况，大多由于仿真迹并盯器本身原因，建议换个仿真器试试。modelsim是一蔽缺个功能强大的仿真器，比xilinx自带仿真器要精确很多。

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