基于CPLD的非多路复用与多路复用总线转换桥的设计与实现

基于CPLD的非多路复用与多路复用总线转换桥的设计与实现

微处理器对外并行总线接口方式一般分为两种，一种为多路复用方式，数据与地址采用共用引脚，分时传输；另一种是非多路复用方式，数据与地址采用分离引脚，同时传输。目前国内应用广泛的ＭＣＳ１９６和ＭＣＳ５１系列微处理器采用多路复用总线，设计电路时应考虑如何将数据和地址从总线上分离出来，与存储器、外围接口芯片的数据和地址引脚连接。一般利用ＡＬＥ（地址锁存）信号触发锁存器（７４ＬＳ３７３）将地址与数据信号分离出来。近几年来，随着低价位ＤＳＰ芯片的出现，ＤＳＰ芯片已被广泛应用到控制与测量领域中。国内使用的ＤＳＰ芯片以ＴＩ公司的ＴＭＳ３２０系列为主流。这种微处理器对外的数据和地址总线接口方式为非多路复用方式，不能与多路复用方式的外围接口芯片（如ＣＡＮ控制器ＳＪＡ１０００）直接相连。国内和国外也没有一款专用集成电路芯片来实现非多路复用方式到多路复用方式的转换。参考文献[１]提出了一种转换方法，是将ＤＳＰ的数据线作为ＣＡＮ控制器的数据地址复用线，用ＤＳＰ的地址线Ａ０作为地址、数据选择线。Ａ０＝１时，地址有效；Ａ０＝０时，数据有效，即用奇数地址传送地址，用偶数地址传送数据。虽然此方法实现起来电路简单，但在编程时却需要考虑发送的数据何时作为ＣＡＮ控制器的地址，何时作为ＣＡＮ控制器的数据，没有从根本上解决非多路复用方式到多路复用方式的转换。本文以ＴＭＳ３２０Ｆ２０６与ＳＪＡ１０００的连接为例，采用复杂可编程逻辑器件ＣＰＬＤ，完成了用硬件来实现非多路复用方式到多路复用方式的转换。 
１ 多路复用总线的信号和时序

１．１ ＳＪＡ１０００接口的主要信号说明

ＣＡＮ控制器ＳＪＡ１０００提供的微处理器接口方式为典型ＩＮＴＥＬ或ＭＯＴＯＲＯＬＡ地址数据多路复用总线模式，主要信号有地址数据信号ＡＤ７～ＡＤ０、地址选通信号ＡＬＥ、片选信号ＣＳ、读信号ＲＤ、写信号ＷＲ、模式选择信号ＭＯＤＥ。当ＭＯＤＥ＝１时，为ＩＮＴＥＬ模式；当ＭＯＤＥ＝０时，为ＭＯＴＯＲＯＬＡ模式。本文描述的地址数据多路复用总线模式均为ＩＮＴＥＬ模式。图１和图２分别为ＩＮＴＥＬ模式读、写周期时序。ＡＤ７～ＡＤ０引脚在ＡＬＥ有效时，传送的是地址信号；在ＲＤ或ＷＲ有效时，传输的是数据信号。

１．２ ＳＪＡ１０００的时序分析

以ＳＪＡ１０００的读时序为例进行说明。在设计转换桥时，多路复用总线的各信号必须满足如下时间参数要求：ＡＬＥ的脉冲宽度（ｔW（AL））最小为８ｎｓ；地址信号（Ａ０～Ａ7）建立到ＡＬＥ变为低电平所需时间（ｔsu（A－AL））最小为８ｎｓ；ＲＤ的有效脉宽（ｔW（R））最小为４０ｎｓ；ＲＤ为低电平到数据信号（Ｄ7～Ｄ0）有效所需时间（ｔRLOV）最大为５０ｎｓ；ＲＤ变为高电平到地址数据线释放（即高阻状态）所需时间（ｔRHDZ）最大为３０ｎｓ。

２ 非多路复用总线的信号和时序

２．１ ＴＳＭ３２０Ｆ２０６接口的主要信号说明

ＴＳＭ３２０Ｆ２０６的总线接口方式采用地址和数据分离的形式。其主要信号有地址信号Ａ０～Ａ１５、数据信号Ｄ０～Ｄ１５、读信号ＲＥ、写信号ＷＥ、闸门信号ＳＴＲＢ、Ｉ／Ｏ空间选择信号ＩＳ、数据存储器选择信号ＤＳ、程序存储器选择信号ＰＳ、机器时钟输出信号ＣＬＫＯＵＴ１。当对外部数据存储器、程序存储器或Ｉ／Ｏ空间访问时，ＳＴＲＢ有效；当对外部Ｉ／Ｏ访问时（即程序中使用ＰＯＲＴＲ和ＰＯＲＴＷ指令），ＩＳ有效。

２．２ ＴＳＭ３２０Ｆ２０６的Ｉ／Ｏ时序分析

ＴＭＳ３２０Ｆ２０６的读写时序如图３和图４所示。Ｉ／Ｏ的读或写工作周期一般在两个机器周期内完成。在此期间，ＩＳ信号和地址信号一直保持有效；闸门信号ＳＴＲＢ发生在第一个机器周期有效后并保持一个机器周期以上；ＲＥ和ＷＥ有效时，数据有效。两次连续的写 *** 作（如图４所示）时，ＷＥ的有效间隔时间ｔW（WH）最小为（２Ｈ－４）ｎｓ，而两次连续的读 *** 作（如图３所示）时，ＲＥ的有效间隔时间ｔW（RDH）为（Ｈ－４）ｎｓ～Ｈｎｓ，其中Ｈ为０．５倍的机器时钟周期。可见对于连续的读、写 *** 作，ＲＥ、ＷＥ的有效间隔不同，设计电路时应注意此细节。在连续的读或写 *** 作时，ＩＳ信号一直为有效电平'０'，无法以此信号作为产生ＳＪＡ１０００的ＡＬＥ、读、写信号起始基准；而在写周期时，ＳＴＲＢ与ＷＥ的变化始终保持一致，因此在产生ＳＪＡ１０００写周期时，可以用ＳＴＲＢ作为ＡＬＥ、ＷＲ产生的起始基准信号。但是ＴＳＭ３２０Ｆ２０６在连续的读 *** 作时，ＳＴＲＢ一直保持为低电平，可见在产生ＳＪＡ１０００读、写 *** 作周期时，无法单独以它作为ＡＬＥ、ＲＤ信号产生的起始基准，需与ＩＳ、ＷＥ、ＲＥ进行逻辑组合来作为ＳＪＡ１０００读、写 *** 作周期的起始基准信号。

３ ＣＰＬＤ实现转换桥的设计方法

此转换桥如果用中规模集成电路（７４系列）实现起来比较复杂，工作频率又较高，布线时若稍不合理，易引起干扰，使得电路工作不稳定，因此这里采用高可靠性的复杂可编程逻辑器件ＣＰＬＤ，用硬件描述语言ＶＨＤＬ来实现。

３．１ 转换桥引脚信号定义

图５为转换桥的时序仿真图，其中转换桥的各引脚信号与ＴＭＳ３２０Ｆ２０６和ＳＪＡ１０００ｌ引脚信号的对应为：ｆａｂｌ７接Ａ0～Ａ7；ｆｄｂ７接Ｄ0～Ｄ7；ｆｄｓ接ＩＳ；ｆｓｔｒｂ接ＳＴＲＢ；ｆｗｅ接ＷＥ；ｆｒｄ接ＲＥ；ｆｃｐ接ＣＬＫＯＵＴ１；ａｌｅ接ＡＬＥ；ａｄｂ７接ＡＤ７～ＡＤ０；ｗｒ接ＷＲ；ｒｄ接ＲＤ。

３．２ ＳＪＡ１０００读、写周期使能信号和起始基准信号的确定

转换桥的基准时钟ｆcp为ＴＭＳ３２０Ｆ２０６的机器时钟输出信号ＣＬＫＯＵＴ１。ｆcp为２０ＭＨｚ的方波信号。因为ＴＭＳ３２０Ｆ２０６的读或写工作周期一般为一、两个机器时钟周期，此时基准时钟ｆcp最多含有四个边沿状态，无法完成非多路复用到多路复用的转换，所以通过软件等待设置，使ＴＭＳ３２０Ｆ２０６对外部总线 *** 作时，由原来所用的一个机器时钟周期延长到四个机器时钟周期，边沿状态个数增加了４倍。另外ｆcp的脉宽为２５ｎｓ，这样可以保证转换桥输出的多路复用总线时序的时间参数满足ＳＪＡ１０００的时序要求。从上面的时序分析中可以确定出ＳＪＡ１０００的读、写周期的使能信号（ＩＳ）和起始基准信号（ＳＴＲＢ、ＷＥ、ＲＥ逻辑组合）。ＩＳ作为转换桥的片选信号，当ＩＳ?quot;０"时，转换桥工作；否则，转换桥的各输出信号被悬挂。当ＩＳ为"０"、ＳＴＲＢ为"０"、ＷＥ为"０"、ＲＥ为"１"时，ＤＳＰ开始对外部Ｉ／Ｏ进行写 *** 作，在后面紧跟的四个ＤＳＰ机器时钟周期产生出１个ＳＪＡ１０００的写周期；当ＩＳ为"０"、ＳＴＲＢ为"０"、ＷＥ为"１"、ＲＥ为"１"时，ＤＳＰ开始对外部Ｉ／Ｏ进行读 *** 作，在后面紧跟的四个ＤＳＰ机器时钟周期产生出１个ＳＪＡ１０００的读周期。

３．３ 读 *** 作转换过程

通过软件等待设置，使ＤＳＰ的 Ｉ／Ｏ读、写 *** 作需四个机器时钟周期。在第一个时钟周期的上升沿产生ａｌｅ信号（脉宽为０．５倍的机器时钟周期），同时将ＤＳＰ输入的低八位地址ｆａｂｌ７锁存并送到地址数据复用总线ａｄｂ７，并保持到第二个时钟周期的上升沿为止，此时ａｄｂ７为高阻状态。第三、第四个时钟周期，ＤＳＰ的读信号ｆｒｄ有效，将此信号直接送到ｒｄ引脚，此时ａｄｂ７引脚的数据直接送给ｆｄｂ７引脚，读 *** 作结束。 

３．４ 写 *** 作转换过程

在写 *** 作的四个时钟周期中，在第一个时钟周期的上升沿产生ａｌｅ信号（脉宽为一个机器时钟周期），同时将ＤＳＰ输入的低八位地址ｆａｂｌ７引脚的信号送到ａｄｂ７上，并保持到第三个时钟周期结束。在第四个时钟周期的上升沿产生写信号ｗｒ（宽度为一个时钟周期），在ＤＳＰ写信号ｆｅｗ的上升沿处锁存数据线ｆｄｂ７来的信号，并将其送到ａｄｂ７引脚上，延时到第五个时钟周期时把ａｄｂ７变为高阻状态，写 *** 作结束。

本文提出的非多路复用总线到多路复用总线转换桥采用了Ｘｉｌｉｎｘ公司的ＣＰＬＤ芯片ＸＣ９５１４４－１５－ＰＱ１００，并使用该公司开发的集成环境Ｆｕｎｄａｔｉｏｎ Ｆ３．１ｉ，将其集成为一块专用芯片。通过大量的实验测试，此转换桥工作非常稳定，现已应用到电力网络馈线远程终端装置（ＦＴＵ）中。