VHDL语言的组合电路设计

实验八、VHDL语言的组合电路设计
一  实验目的
1掌握VHDL语言的基本结构及设计的输入方法。
2掌握VHDL语言的组合电路设计方法。
二  实验设备与仪器
1 计算机
2 MAX+PLUSⅡ工具软件
3 EDA–V型实验箱
4 编程器件：FLEX10K10LC84-4
三  实验内容
设计并实现一个16-4优先编码器
四  实验原理
 常用的编码器有：4-2编码器、8-3编码器、16-4编码器，下面我们用一个8-3编码器的设计来介绍编码器的设计方法。
8-3编码器如图8-1所示，其真值表如表8-1。

图8-1  8-3编码器

表8-1 8-3优先编码器真值表

 

输入

 

输出

 

 

EIN

 

 

0N

 

 

1N

 

 

2N

 

 

3N

 

 

4N

 

 

5N

 

 

6N

 

 

7N

 

 

A2N

 

 

A1N

 

 

A0N

 

 

GSN

 

 

EON

 

 

1

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

0

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

0

 

 

0

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

0

 

 

0

 

 

0

 

 

0

 

 

0

 

 

1

 

 

0

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

0

 

 

1

 

 

0

 

 

0

 

 

1

 

 

0

 

 

1

 

 

0

 

 

X

 

 

X

 

 

X

 

 

X

 

 

X

 

 

0

 

 

1

 

 

1

 

 

0

 

 

1

 

 

0

 

 

0

 

 

1

 

 

0

 

 

X

 

 

X

 

 

X

 

 

X

 

 

0

 

 

1

 

 

1

 

 

1

 

 

0

 

 

1

 

 

1

 

 

0

 

 

1

 

 

0

 

 

X

 

 

X

 

 

X

 

 

0

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

0

 

 

0

 

 

0

 

 

1

 

 

0

 

 

X

 

 

X

 

 

0

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

0

 

 

1

 

 

0

 

 

1

 

 

0

 

 

X

 

 

0

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

0

 

 

0

 

 

1

 

 

0

 

 

0

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

1

 

 

0

 

 

1