利用低抖动LVPECL扇出缓冲器增加时钟源的输出数

电路功能与优势

许多系统都要求具有多个低抖动系统时钟，以便实现混合 信号处理和定时。图1所示电路将 ADF4351集成锁相环（PLL）和压控振荡器（VCO）与 ADCLK948接口，后者可通过 ADF4351的一路差分输出提供多达八路差分、低电压正射极耦合逻辑（LVPECL）输出。

图1. 连接至ADCLK948扇出缓冲器的ADF4351 PLL（原理示意图：未显示所有连接和去耦）

现代数字系统经常要求使用许多逻辑电平不同于时钟源的 高质量时钟。为了确保在不丧失完整性的情况下准确地向 其它电路元件配电，可能需要额外的缓冲。此处介绍 ADF4351 集成锁相环（PLL）和压控振荡器（VCO）与 ADCLK948接口，后者可通过的一路差分输出提供多达八路差分、低电压正射 极耦合逻辑（LVPECL）输出。

现代数字系统经常要求使用许多逻辑电平不同于时钟源的高质量时钟。为了确保在不丧失完整性的情况下准确地向其它电路元件配电，可能需要额外的缓冲。此处介绍ADF4351时钟源和ADCLK948时钟扇出缓冲器之间的接口，并且测量结果表明与时钟扇出缓冲器相关的加性抖动为75 fs rms。

电路描述

ADF4351 是一款宽带PLL和VCO，由三个独立的多频段 VCO组成。每个VCO涵盖约700 MHz的范围（VCO频率之间 有部分重叠）。这样可提供2.2 GHz至4.4 GHz的基本VCO频 率范围。低于2.2 GHz的频率可使用 ADF4351的内部分频器 生成。

要完成时钟生成，必须使能 ADF4351 PLL和VCO，且必须设 置所需的输出频率。ADF4351的输出频率通过RFOUT引脚处 的开集输出端提供，该引脚处需要一个并联电感（或电阻） 和一个隔直电容。

ADCLK948 是一款SiGe低抖动时钟扇出缓冲器，非常适合与 ADF4351配合使用，因为其最大输入频率（4.5 GHz）刚好高 于 ADF4351（4.4 GHz）。宽带均方根加性抖动为75 fs。

为了模拟LVPECL逻辑电平，需要向 ADCLK948 的CLK输入 端增加1.65 V的直流共模偏置电平。这可以通过使用电阻偏 置网络来实现。缺少直流偏置电路会导致ADCLK948输出 端的信号完整性降低。

常见变化

也可以使用 ADF4350小数N分频（137 MHz至4400 MHz）和 ADF4360整数N分频系列等其它集成VCO的频率合成器。

与 ADCLK948 同一系列的其它可用时钟扇出缓冲器有 ADCLK946（6路LVPECL输出）、 ADCLK950ADCLK950（10路LVPECL输 出）及 ADCLK954（12路LVPECL输出）。

电路评估与测试

评估本电路时，利用 EVAL-ADF4351EB1Z 板作为时钟源， 并略作修改。EVAL-ADF4351EB1Z板使用标准ADF4351编 程软件，该软件包含在评估板附带的光盘上。此外还需要 ADCLK948/PCBZ，并且无需修改便可以直接使用。

设备要求

需要以下设备：

EVAL-ADF4351EB1Z 评估板套件，含编程软件

ADCLK948PCBZ评估板

3.3 V电源

用于连接3.3 V电源和 ADCLK948PCBZ的两条电缆

两条长度相等且较短的SMA同轴电缆

高速示波器（2 GHz 带宽）或等效器件

R&S FSUP26频谱分析仪或等效器件

装有Windows® XP、Windows Vista（32位）或Windows 7（32位）的PC

需要使用SMA同轴电缆，以便将EVAL-ADF4351EB1Z的OUTA+ 的 RFOUTA− pins 和EVAL-ADF4351EB1Z A−引脚与ADCLK948PCBZ的CLK0和CLK0 引脚相连。

功能框图

本实验中使用 ADCLK948PCBZ 和 EVAL-ADF4351EB1Z。这 些电路板通过一条SMA电缆连接至 ADCLK948PCBZ，如图 1所示。

图2. ADF4351逻辑电平测量配置

开始使用

UG-435用户指南详细说明了 EVAL-ADF4351EB1Z 评估软件 的安装和使用。 UG-435 还包含电路板设置说明以及电路板 原理图、布局和物料清单。电路板上必要的修改是在隔直 电容之后插入100Ω电阻。这些电阻与3.3 V电源相连并接 地。对 RFOUTA+和RFOUTA−引脚都应该执行此 *** 作，以提供1.65 V的共模电压（高于所需的最低值1.5 V）。这样可能就需 要去除这些传输线附近的阻焊膜。

UG-068 用户指南包含关于 ADCLK948/PCBZ 评估板 *** 作的类似信息。