大型SoC设计遇挑战 EDA产业迎来新变革

　　随着新一代4G智能手机与连网装置迈向多核心设计，系统单芯片（System-on-Chip;SoC）凭藉着晶圆厂新一代制程的加持，提供更宽广的设计空间，让设计工程团队可在芯片中，根据不同的产品需求，将不同的数位/类比电路等多样模组的硅智财（Silicon Intellectual Property;IP）整合于单一个芯片上，使其具备更复杂与更完整系统功能。

　　SoC已经一跃成为芯片设计业界的主流趋势，而产品价值与竞争力则完全取决于复杂度、设计的可再用性，以及制程的良率。

　　今天IC设计工程团队参与新的SoC专案设计，已经鲜少从零开始，多半从不同的已验证过的传统设计（Legacy design）模组与各式IP方块组合而来，尤其考量一个新型SoC芯片的设计时程，在产品上市时间的压力之下，工程设计的时间被大幅度压缩。当IC设计工程师开始紧锣密鼓与时间赛跑之际，EDA工具也被要求与时俱进，既有的传统IC设计工具，也蕴酿新一波的变革。

　　安传达（Atrenta）公司创办人暨执行长Ajoy Bose博士，特别针对目前大型SoC设计所面对的挑战，以及Atrenta的EDA前段设计软体工具，如何能够协助客户解决的问题与带来的竞争优势，接受相关的访问。

　　Atrenta凭藉RTL设计查核的EDA工具初试啼声

　　Atrenta是一家位于加州矽谷的EDA前段的设计软体工具商。创办人Bose博士从1970年代在德州大学奥斯丁分校开始，就一直倾心于EDA技术的研究与发展，他随后进入AT&T贝尔实验室（AT&T Bell Labs）任职，开发最早期的EDA工具，随后几年因为不同EDA公司间的购并，而加入Cadence等主要EDA大厂工作，完成了EDA工程师的历练与成长，可以说一辈子都在EDA的技术领域与产业之中。

　　当初创办Atrenta时是全为一个特别的产品创意而来，在2001年时，承接Intel的特殊委任专案，透过检查RTL的设计来帮助IC设计工程师，能够在设计前期就发现与解决问题，对公司而言，可以满足缩短晶片设计与上市时间的需求，而且此时解决问题的成本与效益最高。

　　此一成功，让Atrenta的EDA工具在市场初试啼声，创业的完整想法随后也应运而生。目的着眼于如何更有效率的帮助IC设计厂商面对全新的变局与挑战，尤其是期待能够在其它前3大EDA巨擘所主导的竞争游戏中，开创属于Atrenta的新局。目前全球有超过250家公司和上千名设计及验证工程师，依赖Atrenta的产品来减少设计风险，降低成本，并且提高验证效率。

　　SpyGlass、GenSys和BugScope开启EDA工具新面貌

　　今天SoC所引爆的先端技术的整合趋势，就是一个很好的范例。目前在新一代大型SoC中，动辄超过数亿个逻辑闸，整合了各式各样不同的IP，还大幅度的重复使用已经验证过的设计模组，其中使用不同时脉的数量就可达数十个或甚至上百个之多，产品的功能与复杂度与前一世代相比，已非同日而语。

　　当复杂度的规模超过以往，晶圆厂制程纷纷朝向16、14奈米迈进时，加上SoC的设计大量导入IP，即便这些IP单独模组都是经过验证的设计，但是这些不同的IP组合在一起时，彼此产生的交互影响是IC设计团队所需面临的一个重要课题，对于EDA工具业者而言，亦产生全新的冲击与挑战。

　　面对迥异于以往的工程挑战与考量，EDA工具所扮演的角色，必需要能更积极帮助工程团队在设计前期就发现与解决问题。针对SoC设计的复杂度扶摇直上，Atrenta推出一系列的解决方案，以增加IC设计的效益。例如使用SpyGlass系列产品为RTL做静态验证及Formal查核，再辅以GenSys的自动重组RTL来做IP组合，以及BugScope的动态模拟验证的工具，提高验证的覆盖率，以面对严苛的挑战。

　　SpyGlass、Gensys及BugScope构成了Atrenta现有的三大产品线，让使用者可以做到完整的设计整合。Atrenta利用这些EDA工具来帮助IC设计工程师降低反覆修改设计的次数，因而完成高品质的SoC设计方案，经市场证明为具有重大成效的一套工具。