采用低电压差分信号数据总线的模拟数字转换器

　在模拟/数字转换中，最理想的是能够利用最少导线便可将数字数据进行下传。有时可以采用输出串行数据的模拟/数字转换器，这当然是解决这个问题的一个办法。但这个解决方案本身存在问题需要解决。可以输出串行数据的模拟/数字转换器往往受制于传统串行总线的内部结构，以至传输速度受到一定的限制。由于这类串行总线经常进行单端信号传输，因此很易产生电磁干扰，影响邻近电路的稳定性。邻近电路产生的共模噪音也会影响串行总线的稳定性，令数据传输出现误码。

　　克服这些问题的其中一个办法是采用低电压差分信号 (LVDS) 数据总线。图 1 是其中一种模拟/数字转换器的结构框图，带有LVDS 输出信号，驱动专用集成电路或解串器。

图 1：结构框图

　　图中的模拟/数字转换器按照 LVDS 信号格式输出串行数据流。接收端则利用可支持 LVDS 的专用集成电路或解串器将 n 位的输出复原。

　　通电启动时，模拟/数字转换器与接收器会进入一个两步骤的启动过程。这个启动过程是指确保每一芯片内不同锁相环路都能实现同步 *** 作的过程。首先，接收器根据振荡器提供的脉冲频率自行锁定。模拟/数字转换器的锁相环路根据 CLKIN 自行锁定。然後，模拟/数字转换器输出一列数据，这列数据的排列方式称为 SYNC 模式，其排列模式如下：任何数目的 "1"之后必定有相同数目的 "0"，并按数据输出速度计时。接收器内的锁相环路按照这个 SYNC 模式锁定，并将 "LOCK"信号传送回模拟/数字转换器，通知模拟/数字转换器接收器已锁定，并随时准备接收任何传来的数据。输出数据由以下三个部分组成：数值永远是 "1"的 "起始位"、n 位的数据、以及数值永远是 "0"的 "终止位"。图 2 显示数据传送的大概流程。

图 2：流程

　　因此这个帧是由 n+2 位的数据所组成，而数据流频率则是 (n+2) x fsample。接收器的锁相环路只要一直处于锁定状态，便可连续接收数据。若锁相环路滑出锁定范围之外，LOCK 线路便会设定为低态，而模拟/数字转换器又会再次收到提供同步 *** 作模式的请求。

　　模拟/数字转换器的输出驱动器可提供恒流源，驱动 100W 终端的双绞线、印刷电路上带状线或微带线。图 3 是两种典型置于接收器附近的终端电路。

图3：典型的终端电路

　　图3 A 是一幅简单的终端配置。模拟/数字转换器的线路终端设有电阻，有助减低任何可能产生的反射。这个电阻也是恒流源电流产生输出信号所需的负载。图 3B 是另一简单的终端配置，依据需要使用共模电阻，以减低电缆上的共模。这个方法较为少用。只要采用差分信号格式，模拟/数字转换器及解串器之间的导线数便可减至最少，并确保产生的磁场紧密局限在传输线路的附近。这样可减低这些线路的电磁干扰，以免影响邻近的电路。

　　美国国家半导体推出可提供 LVDS 输出的模拟/数字转换器，方便精简系统设计，满足数据总线的严格要求。