龙芯处理器IP核的FPGA验证平台设计

本文利用Altera公司的FPGA开发工具对皋于国产龙芯I号处理器IP核的SoC芯片进行ASIC流片前的系统验证，全实时方式运行协同设计所产生的硬件代码和软件代码，构建一个可独立运行、可现场监测的验证平台。

　　1、基于龙芯I号处理器IP核SoC芯片

龙芯I号CPU IP核是兼顾通用及嵌人CPU特点的32位处理器内核，采用类MIPS Ⅲ指令集，具有7级流水线、32位整数单元和64位浮点单元；具有高度灵活的可配置性，方便集成的各种标准接口。图1为龙芯I号CPU IP核可配置结构，用户可根据自己的需求进行选择配置，从而定制出最适合用户应用的处理器结构。

图1龙芯I号CPU IP核可配置结构

主要的可配置模块包括：浮点部件、多媒体部件、内存管理、Cache、协处理器接口。浮点部件完全兼容MIPS的浮点指令集合，其相关的系统软件完全符合ANSI／IEEE 754－1985二进制浮点运算标准。浮点部件主要包括浮点ALU部件和浮点乘法／除法部件，用户可根据自己的实际应用选择是否添加。媒体部件复用了MIPS浮点指令的Format域，并复用了浮点寄存器堆，媒体指令集基本对应了Intel SSE媒体指令集合的各种 *** 作。图2为基于龙芯I号CPU IP核的SoC系统架构。

图2 SoC的系统结构

该SoC芯片支持通用MIPS32指令集，主频可达266 MHz；内置MAC网络，提供MII接口；存储器接口，芯片同时支持SDRAM接口、NOR Flash／ROM和＼AND Flash接口，并特置HPI接口可直接与Y0IP CODEC芯片相连；提供丰富的其他外设接凵支持，包括PC接口、UART串口、SP！接口、AC97等接口设备。提供丰富的GP10接口，能够为“网络＋语音”以及工业控制应用提供高效的单芯片解决方案。

　　2 FPGA验证平台的设计

2．1 FPGA的开发流程

FPGA的典型开发流程如图3所示。在图3中，逻辑仿真器主要有Modelsim、Verilog_XL等，逻辑综合器主要有LeonardoSpectrum、Synplify Pro、FPGA Ex～press／FPGA CompilerII等，FPGA厂家工具有Altera公司的Max＋Plusll、Quartusll，Xilinx公司的FoundaTIon ISE、Alliance等。设计输人主要有原理图输人和HDL输人两种方式，绝大部分设计，FPGA和ASIC的工程师都使用HDL平台。设计仿真主要包括功能仿真和网表仿真，设汁仿真需要RTL代码或综合后的HDL网表和验证程序，有时候还需要测试数据，测试数据可能是代码编译后的二进制文件或使用专门的工具采集的数据。布局布线工具利用综合生成的网表、调用模块的网表，根据布局布线目标，把设计翻译成原始的目标工艺，最后得到生成编程比特流所需的数据文件。布局布线一般需要的输人输出与调用关系如图4所示。布局布线目标包括所使用的FPGA具体型号等，约束条件包括管脚位置、管脚电平逻辑（LVTIL、LCMOS等）需要达到的时钟频率，有时包括部分模块的布局、块RAM的位置等。在一般设计中，只需要注意管脚位置和需要达到的时钟频率，逻辑端口与FPGA管脚的对应取决于PCB板的设计。