新式DRAM存取技术提升动态随机DRAM访问速度

微处理器的频率频率可以透过许多方式大幅增加，但却受限于主存储器的性能而必须降低其频率频率来维持计算机系统的稳定性。本文透过对于静态随机存取内存(SRAM)单元缩减布局面积的研究，提出一种新的存取技术，可望提升动态随机存取内存(DRAM)单元的访问速度。

提升供应电压以及降低环境温度有助于增加微处理器、芯片组、主存储器的频率频率，这是对于计算机系统执行超频(overclock)的实体特性;微处理器、芯片组、主存储器、主板的整体电路设计，则是用于执行超频的硬件特性。 此外，维持 *** 作系统(OS)以及应用程序在执行时的稳定性，是在超频之后的软件特性。

在超频进行中，某些应用程序会有频繁的数学计算以及大量的数据存取，这时可能发生超过晶粒封装材料或外部散热装置的散热效率，因此需要自动超频的技术来监视系统以及调整频率频率。 另一种自动超频是为了确认哪些安装在主板上的微处理器、芯片组、主存储器搭配的外部散热装置能够达到超频极限。 当基本输入输出系统(BIOS)的程序代码加入这一自动超频的功能时，个人计算机(PC)就不必进入OS，也就是不必接上任何磁盘驱动器，就能迅速获得超频的极限值，并且减少磁盘驱动器的磨损。

由于微处理器对于外围装置的数据存取会透过主存储器来处理，所以主存储器的稳定性影响着微处理器的执行，即使能够对微处理器进行超频也必须拥有可配合大幅超频的主存储器，这就是超频内存模块的用途。

单倍数据速率同步动态随机存取内存(SDR SDRAM)数据传输接口主要针对DRAM的存取特性，因为DRAM需要经由更新作业来维持储存状态，并且在读取期间需要额外执行回写作业;虽然在写入期间没有额外的作业， 但也需要一段时间才能完成储存，这也相当于执行回写作业的时间。 由于DRAM的写入以及回写时间皆远大于高速微处理器内部的频率时间，所以SDRAM根据这样的存取特性而设计数据传输接口的各种讯号与作业程序。 SDRAM在发展至双倍数据速率(DDR)之后的性能价格比皆优于其它数据传输接口(如Rambus DRAM;RDRAM)。 如今，DDR SDRAM又区分为标准型以及行动型。

图1显示SDRAM的简要功能方块图，行地址选通讯号(CAS#)是根据预充电而设计的延迟控制讯号，亦即无预充电则不必分时控制列地址选通讯号(RAS#)、CAS#。 差动频率讯号(CLK, CKE)的频率是基于微处理器的工作频率，数据屏蔽讯号(DQM)对应差动频率讯号的边缘;这些讯号用于进行同步传输作业。 对于感测放大器以及写入驱动器的配置规划，通常根据外部数据总线的位宽度而设计相同的数量，然而，可以导入并行存取的方法来增加存取效率，因此增加了行地址的位宽度以选择同列不同行的感测放大器与写入驱动器。 这种方法产生了丛发模式(burst mode)以及同列存取，但并不会增加访问速度，并且还要进行同步传输作业，所以需要数据缓存器。

图1：SDRAM的简要功能方块图

图2显示SDRAM的命令序列，主要参考美光科技(Micron Technology)产品型号为MT48H8M16LF (Mobile SDRAM)的规格表而来。 在各命令序列之中，最单纯的命令序列是单一读取以及单一写入，由此可清楚SDRAM的基本作业规则。 在图中所表现的命令序列是先执行预充电(PRE)，然后活化(ACT)，最后执行读取或写入存取(RD或WR)，如此循环。

图2：SDRAM的命令序列：单一读取或单一写入

图中，频率时间(tCK)是从此次频率边缘至下次频率边缘为止的时间。 列地址选通预充电时间(tRP)是从PRE命令至ACT命令为止的时间。 列地址选通至行地址选通延迟(tRCD)是从ACT命令至RD命令或WR命令为止的时间。 行地址选通潜伏(CL)是从RD命令开始等候一段时间，并且以tCK为基本单位，然后乘上倍数。 写入时间(tWR)是从WR命令至PRE命令为止的时间;另外还可以tCK为基本单位，然后乘上倍数，如同行地址选通潜伏的计时方法，因此命名为行地址选通写入潜伏(CWL)。 列地址选通时间(tRAS)是从ACT命令至PRE命令为止的时间。 更新命令时期(tRC)是从这次ACT命令至下次ACT命令为止的时间。

DDR SDRAM在PC上的主要设定参数是tRP、tRCD和CL。 对于超频内存模块的性能则要额外考虑频率时间与写入时间的最小值，另外就是供应电压的最大值。