小数N分频锁相环应用优缺点分析_技术

　　小数N分频PLL从上世纪七十年代开始就已投入使用。小数N分频使PLL输出的分辨率可以降至PFD频率的一小部分(如图所示)，其中PFD输入频率为1 MHz。可以产生分辨率为数百Hz的输出频率，同时维持较高的PFD频率。因此，小数N分频的N值显著小于整数N分频的N值。

　　Integer-N Compared to FracTIonal-N Synthesizer

　　由于电荷泵处的噪声以20 logN的比率累加到输出上，因此相位噪声可以得到显著改善。对于GSM900系统，小数N分频ADF4252的相位噪声性能为–103 dBc/Hz;相比之下，整数

　　N分频PLL ADF4106的相位噪声性能为–93 dBc/Hz。小数N分频的另一个显著优势是可以改善锁定时间。当PFD频率设置为20 MHz、环路带宽为150 kHz时，频率合成器可以在不到30 s内跳跃30 MHz。目前的基站要求使用两个PLL模块，确保LO能满足传输的时序要求。利用小数-N分频的超快锁定时间，将来频率合成器的锁定时间特性将允许用一个小数-N分频PLL模块代替现行的两个“乒乓”式PLL。

　　小数N分频PLL的缺点是杂散水平较高。小数N分频900.2(见图7B)的组成是N分频器花80%的时间除以900，花20%的时间除以901。平均分频是正确的，但瞬时分频是错误的。因此，PFD和电荷泵会不断地试图校正瞬时相位误差。提供求平均值功能的-调制器会承受繁重的数字运算活动，从而在输出处产生杂散成分。数字噪声加上电荷泵的匹配不精确性，导致杂散水平高于大多数通信标准的容许水平。小数N分频器件只是在最近才对杂散性能进行了必要的改进，例如ADF4252，使设计人员得以考虑将其用于传统的整数-N分频市场。

　　使用ADIsimPLL™简化PLL设计

　　ADIsimPLL™软件是一个完整的PLL设计包，可从ADI公司网站下载。该软件具有用户友好的图形界面，并提供了完整而全面的指南供新手用户参考。

　　传统上，PLL频率合成器设计依靠发布的应用笔记来辅助设计PLL环路滤波器。因此，需要建立原型电路来确定锁定时间、相位噪声和基准杂散电平等重要性能参数。然后，在实验室内“调整”元件值并反复进行冗长测量来实现优化。

　　ADIsimPLL可以简化并改进传统的设计流程。设计人员首先从“全新PLL向导”开始构建PLL，方法是指定PLL的频率要求，选择整数N分频或小数N分频方案，然后从PLL芯片库(模型库或定制VCO)中选择并从多种拓扑结构选择环路滤波器。该程序可以设计环路滤波器并显示相位噪声、基准杂散、锁定时间以及锁定检测性能等关键参数。

　　ADIsimPLL其简单性和互动性如同使用电子表格。用户可以修改环路带宽、相位裕量、VCO灵敏度和元件值等全部设计参数，且仿真结果会实时更新。这使得用户可以轻松针对特定要求来优化设计。例如，通过改变带宽，用户可以实时观察权衡锁定时间和相位噪声，并具有基准测量精度。

　　ADIsimPLL包括精确的相位噪声模型，从而能可靠地预测频率合成器闭环相位噪声。用户报告仿真和测量之间具有出色的相关性。如果需要，设计人员可以直接在元件级别 *** 作并观察改变个别元件值所产生的影响。

　　使用ADIsimPLL的基本设计流程归纳如下：

　　1. 选择基准频率、输出频率范围和通道间隔

　　2. 从列表中选择PLL芯片

　　3. 选择VCO

　　4. 选择环路滤波器配置

　　5. 选择环路滤波器带宽和相位裕量

　　6. 运行仿真

　　7. 评估时间和频域结果

　　8. 优化

　　ADIsimPLL适用于整数N分频或小数N分频PLL，但无法模拟小数N分频杂散。小数N分频器件的相位噪声预测假设器件在“最低相位噪声”模式下工作。