FPGA和CPLD内部自复位电路设计方案

　　本文描述了复位的定义，分类及不同复位设计的影响，并讨论了针对FPGA和CPLD的内部自复位方案。

　　1、定义

　　复位信号是一个脉冲信号，它会使设计的电路进入设定的初始化状态，一般它作用于寄存器，使寄存器初始化为设定值；其脉冲有效时间长度必须大于信号到达寄存器的最大时延，这样才有可能保证复位的可靠性。

　　下面将讨论FPGA/CPLD的复位电路设计。

　　2、分类及不同复位设计的影响

　　根据电路设计，复位可分为异步复位和同步复位。

　　对于异步复位，电路对复位信号是电平敏感的，如果复位信号受到干扰，如出现短暂的脉冲跳变，电路就会部分或全部被恢复为初始状态，这是我们不愿看到的。因此，异步复位信号是一个关键信号，在电路设计时，如PCB Layout需要对其优先考虑和作特别保护，避免信号线出现的干扰产生非期望的复位。

　　对于同步复位，电路在时钟信号下对复位信号进行采样，复位信号只在时钟的跳变沿（边沿）有效；如果复位信号受到干扰，只要该干扰脉冲不出现在时钟的跳变沿，或者脉冲能量不足以使时钟采样到有效的信号，电路就不会被异常复位，这样可有效降低信号线上出现毛刺等干扰信号所产生误复位 *** 作的概率，提高了电路的抗干扰能力。

　　在FPGA/CPLD设计中，如果复位信号是通过组合逻辑产生的，我们在仿真的时候经常可以看到，由于组合逻辑的竞争冒险产生的毛刺，会导致采用异步复位设计的电路被误复位；因此在设计当中要对异步复位信号进行同步化处理，避免误 *** 作产生。

　　具体的做法是：设计一个专门的复位模块，它对复位信号（记为R）进行同步化处理，产生新的复位信号（记为RS），这个RS信号可作为其他模块的复位输入信号；而其他模块的电路可全部采用异步复位的设计方式；这样的设计对复位信号进行统一处理，可根据需要调整，相对灵活，需要注意的是，要尽量降低时钟边沿与复位信号R失效时刻的亚稳态出现概率。

　　在实际的FPGA/CPLD应用当中，会出现没有外部复位信号的情景，而FPGA/CPLD的时序设计又需要一个复位信号来使内部的寄存器初始化为设定的状态，这时候就需要通过内部逻辑产生一个内部复位信号。

　　3、FPGA内部自复位方法

　　内部自复位信号是器件上电后仅产生一次的信号，之后一直保持无效至器件掉电。这种一次性信号，产生它的数字电路自身需要一个初始的确定状态，并且需要上电后就处于该种状态；对于FPGA来说，其内部寄存器在上电后的状态是不确定的，即无法预期的，因此利用寄存器的状态来产生复位信号，不是那么可靠；但我们可以考虑FPGA的其他资源，一般FPGA内部都有RAM资源，这些RAM都可以被配置数据初始化的，也就是说当FPGA上电配置完成后，被初始化的RAM的数据内容是确定的。利用这个特点，我们就可以设计可靠的内部自复位信号。

　　下面给出实现方法：

　　1）配置一个数据长度为1位，地址长度为n位，且全部初始化为1的单口RAM；

　　2）设计一个针对该单口RAM的读写模块，其内部维护一个n位读指针rp和一个n位写指针wp，rp在每个时钟节拍将其值赋给wp后并加1，保证rp领先于wp，将单口RAM的输出数据作为复位信号，另外RAM的输入数据固定为0；这样RAM数据被先读出，然后被置为0，因此上电配置完成后经过2n个时钟节拍，RAM的数据从全1变成全0，从而实现一次性脉冲信号的产生。另外，通过控制地址长度n或时钟频率，就可得到所需的脉冲宽度。

　　4、CPLD内部自复位方法

　　CPLD其内部没有RAM，这样就不能依靠RAM的初始化数据来产生可靠的复位；从原理上说，器件上电后，其寄存器的状态是不确定的，因此我们是没法得到一个确定的初始状态去产生一个可靠的内部复位信号，不过我们还是可以产生一个有一定失败概率但概率可控的复位信号，其基本原理是：设计一个n位的状态机，见下图，其中一种状态表示复位结束（记为LOOP），只要进入该状态就会一直保持在LOOP状态上，至于其他状态都会跳入复位状态（记为RESET），RESET状态是暂态，一个时钟周期就离开进入LOOP状态；由于状态LOOP出现的概率仅为：1/2n，我们控制n的长度，就可以将复位失败概率控制在设定的要求内。

　　

　　Figure 1 内部复位状态图

　　在实际的应用中，我们发现某些CPLD产品有一个特性，见下图：

　　

　　Figure 2 摘自某产品的《handbook.pdf》

　　从上图可知，该CPLD在完成内部配置后，其内部所有寄存器都处于清零状态，因此可以说寄存器在上电后是有一个确定的初始状态，但这个特性应该是对通过修改具有固定内连电路的逻辑功能来编程的CPLD所特有的，对通过改变内部连线的布线来编程的FPGA来说，并未查到它具有这种特性，因此我们可以采取更简单的方法来产生内部自复位信号：维护一个n位计数器，它随时钟节拍一直递增直至某个设定的最大值M，之后就停止计数，这样M之前的状态就可实现为一个一次性的脉冲信号。

　　另外，该产品用户如果希望配置完成后CPLD内部各个寄存器的状态处于可控或者特定的状态（尤其当其值不一定是清零的状态），那么用户可以使用器件提供的专用管脚DEV_CLRn来达到所期望的效果。

　　5、结语

　　复位信号是时序电路设计的基本信号，虽然只是一个脉冲信号，但要使设计的电路可靠地工作，复位信号也是一个需认真对待的因素。

　　参考文献：

　　［1］ Stuart Sutherland，Simon Davidmann.SystemVerilog硬件设计与建模 北京：科学出版社，2007