前面一篇介绍了从新建工程一直到编写代码进行行为仿真,这篇继续进行介绍。
修改器件型号
新建工程时选择过器件型号,如果新建好工程后需要修改型号,可以选择菜单Tools - Project SetTIngs。
d出窗口中,点击Project Device右侧的按钮,即可选择器件型号。
综合(Synthesis)
综合类似于编程中的编译。
在Flow Navigator或Flow菜单中,选择Synthesis - Run Synthesis;或点击工具栏中的三角形按钮如图,即可开始对设计文件进行综合。
综合以及后面的实现等 *** 作,耗时较长,可以在底部的Design Runs窗口查看进度。
如果没有找到这个窗口,在菜单中选择Window - Design Runs即可打开。
综合完成后,会d出如下窗口。如果选择第一项并点击OK,就会启动下一步的实现。为了方便学习,这里我们直接点击Cancel。
实现(ImplementaTIon)
综合完成后,需要进行实现, *** 作如图。
实现完成后,同样会出现一个窗口如下。选择第一项可以打开下一步的IO口设置界面,选择第一项可以启动后面要说的生成比特流 *** 作。同样,这里还是点击Cancel关闭。
IO口配置(I/O Planning)/编辑约束文件(Edit Constraints Sets)
做好的模块,在烧写进板子之前,需要设置输入输出信号与板子上IO口的对应关系。
IO口设置有两种方法,第一种是直接创建并编辑约束文件,第二种是在图形界面进行设置。
编辑约束文件
如果对约束文件的格式有了解,IO口的配置,可以直接通过手动编辑约束文件实现。右击文件夹或空白处,选择Edit Constraints Sets。
在d出窗口中添加约束文件,点击OK。
打开文件按格式进行编辑即可。
图形界面配置管脚
在实现完成后,Open Implemented Design选项从灰色变成可点击状态。
点击Open Implemented Design,即可打开Implemented Design窗口。
在I/O Ports窗口展开管脚,对于每个输入输出信号,在Site栏选择对应的管脚,注意确保Fixed栏处于勾选状态,I/O Std常选择LVCMOS33。
设置好后,Implemented Design窗口标题栏会显示一个*号,表示设置发生了更改。
按Ctrl+S快捷键保存设置,会d出窗口如图,提示保存constraints文件会导致综合与实现过期。也就是说,修改了管脚分配设置后,需要重新进行综合、实现 *** 作。这里点击OK。
d出窗口,选择Create a new file并输入文件名,点击OK。
此时test.xdc约束文件已经自动被创建并编辑,可以打开查看。
时钟信号
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