3G中软件无线电技术可行性及实现所面临的技术难题分析

当前，蜂窝移动通信系统发展到第三代，3G系统进入商业运行一方面需要解决不同标准系统间的兼容性；另一方面为了适应技术的发展，3G系统要求具有高度的灵活性和扩展升级能力。软件无线电技术无疑是最好的解决方案。

作为3G移动通信标准中的两个主要标准，W-CDMA和CDMA2000都采用码分多址接入方式，且具有信道带宽宽、数据速率多样且支持高速率，不同业务采用信道编码不同等共性;同时，这两种标准之间在码片速率、信道带宽和信道选择码等方面也存在差异。这些方面以及为了提高系统容量在3G中将采用的智能天线技术(Smart Antenna)、多用户检测技术(MUD)等，使得软件无线电技术在3G系统中有着广泛的应用空间，同时也面临巨大的技术挑战。

以实现CDMA2000(含IS-95)和W-CDMA双模软件无线电系统为例，针对3G移动通信系统的具体情况，我们将分析3G中软件无线电技术的可行性及实现所面临的技术难题。讨论是在传统的流水线结构上进行的，首先讨论传统单用户接收机的软件无线电实现问题，然后讨论卷积码、Turbo码译码的软件实现，最后讨论智能天线技术和多用户检测技术在软件无线电实现中所面临的问题。

多种3G移动通信标准的加入使得本来已经十分庞大的移动通信标准族变得更加繁杂。从近期发展上看，软件无线电技术可以解决不同标准的兼容性，为实现全球漫游提供方便；从长远发展上看，软件无线电发展的目标是实现具有可以根据无线电环境变化而自适应地配置收/发信机的数据速率，调制、解调方式，信道编、译码方式，甚至调整信道频率、带宽以及无线接入方式的智能化无线通信系统，从而更加充分地利用频谱资源，在满足用户QoS要求的基础上使系统容量最大。当然，实现这一美好目标有待于理论与应用研究的进一步深入。

传统单用户接收方式的实现

这里的讨论仅限于下行链路接收过程中的A/D变换器和数字处理子系统。讨论是从实现各种无线电功能的计算复杂度这个角度进行的，而且仅讨论资源需求中的主要问题，包括成形滤波和RAKE接收等。

首先，标准为实现W-CDMA和CDMA2000双模无线电系统提供了基础。为了在移动电台中支持多种通信标准，从降低复杂度和造价等方面考虑，人们希望能用同一个主系统时钟为每种工作模式产生工作时钟，这个主时钟可以是每种模式的时钟频率的最小公倍数。CDMA2000 1X(1.2288M)和W-CDMA(3.84M)码片速率的最小公倍数是30.72MHz，CDMA20003X和W-CDMA码片速率的最小公倍数是92.16MHz。由于这个公倍数较小，可用其二倍频率184.32 MHz作为主系统时钟，CDMA2000(1X和3X)或W-CDMA各自的时钟均可由此主时钟导出。所以说W-CDMA和CDMA2000标准为W-CDMA/CDMA2000多模移动台的实现提供了方便。

其次，VLSI器件也为实现提供了有利条件。实现W-CDMA和CDMA2000双模系统对A/D变换器和可编程DSP处理器提出了要求。

（1）A/D变换器

A/D变换器的采样率选择为61.44MHz。选择的依据有两方面:首先是为了满足采样定理。无线频谱资源是十分有限的，这里假设分配给每个标准的频谱都是25MHz，采样定理要求采样率至少是信号带宽的2倍，实际中常取为信号带宽的2.5倍，61.44MHz的采样率基本满足要求。

其次61.44MHz采样率可由184.32 MHz的系统时钟3倍降采样直接得到。从最先进的A/D器件水平看，ADI公司的AD6644和AD9244在65MHz采样率时能提供14bit的精度。其中AD6644在Nyquist频带上可提供100dB的FSDR(无寄生动态范围指标)，可满足要求。

（2）DDC器件

DDC器件可选择Intersil公司的HSP50214B-65。HSP50214B-65最高输入样本速率为65MHz，精度为16bit，并可以进行非整数倍的降采样。这样可以分别确定W-CDMA和CDMA2000的降采样倍数。为了使后续处理部分能更精确地实现码片同步，降低采样后的数据速率取为码片速率的4倍。于是得到W-CDMA的降采样速率为4，CDMA2000 3X降采样率为4.1667，CDMA2000 1X降采样率为12.5。降采样后的数据率分别为15.36MSPS(W-CDMA)、4.9152MSPS(CDMA2000 1X)和14.7456MSPS(CDMA2000 3X)。

（3）可编程DSP处理器

● 脉冲成型滤波处理计算量估计。脉冲成型滤波器也是按4采样速率进行的。3GPP2明确给出了成型滤波器长度(在四采样时，1X时的滤波器长度为48，3X时的滤波器长度为108)。3GPP协议中给出的成型滤波器是滚降因子为0.22的根平方升余弦滤波器，长度为25(单采样率)的根平方升余弦滤波器可以满足3GPP的要求。脉冲成型滤波器收发都要用到，而且是I、Q两路，所以总的计算量仍然很大，对DSP处理能力要求很高，但是用FPGA实现比较方便。