Chipworks拆解基于台积电28nm HPL工艺的赛灵思Kintex

Chipworks制程分析室的研究人员对使用台积电28nm HPL制程工艺（基于gatelast HKMG技术）制作的赛灵思Kintex-7 FPGA芯片进行了工艺 解剖，这是分析报告。
由于我们过去曾经先后分析过Intel前后两代采用gatelast HKMG工艺制作的45nm至强处理器和32nmWestmere处理器两款产品，因此这次我们当然会将台积电的类似产品与其进行对比分析；同样，我们还会回顾我们去年秋季对松下采用gatefirst HKMG工艺制作的Uniphier芯片的分析结果。
台积电Gate last HKMG 28nm HPL制程产品：赛灵思Kintex-7 我们首先从赛林思的Kintex-7 FPGA产品入手吧！Kintex家族产品是赛林思最近推出的28nm制程7系列FPGA芯片中的中端产品，该系列产品的设计诉求是达到最高的性能价格比，保持芯片的性能与其前代Virtex-6产品类似，但价格则减至前者的一半左右。

如图1所示，Kintex-7系列产品采用了11层金属互联层的设计，其中属于1x层的有第1-4层金属层，节距为96nm左右，这也是我们目前为止所见节距最小的产品。
赛灵思 Kintex-7 FPGA产品互连层纵剖图根据我们初步的分析结果，栅极触点节距（Contacted gate pitch）为118nm，最小栅长则为33nm左右，当然由于置换栅技术的采用，我们无从准确地知道原始的多晶硅伪栅极的宽度，而这个宽度才是真正用于在自对准工艺中定义漏源极的重要尺寸。

图2的顶视图则显示台积电在这款芯片中采用了限制条件较为严格的电路布局设计准则，过去在有关gatefirst和gatelast优劣的辩论中，类似的话题也曾被经常提及。图中可见这款产品采用了单向式布局（即通常所说的1D Layout，电路图像仅朝同一个方向延伸，与之相对的是曼哈顿式布局即通常所说的2D Layout，图像可朝水平和垂直方向延伸），并采用了许多虚拟栅来保证光刻尺寸变异性。不过这种单向式布局方式相比曼哈顿式布局，在电路密度方面的确有所下降。[[wysiwyg_imageupload:189:]] 图2 栅极以及有源层显微顶视图
 从外表上看，芯片在制造过程中似乎使用了双重成像技术，并应用了Cut掩模板（Cut mask，即利用向垂直方向的图像来切断水平方向的图像）。由于FPGA芯片的布局灵活程度通常要比逻辑芯片要更好，因此这款芯片中采用了大量虚拟栅和虚拟有源区的布局设计。

栅极结构方面，台积电这款28nm制程产品与Intel 45nm制程产品存在一些相似之处。
两款产品的栅极都采用了以下的同样制作步骤：
1-    首先生成栅极底部的缓冲氧化层，该层的存在可保护High-k栅绝缘层；2-    接着淀积High-k栅绝缘层；3-    淀积PMOS/NMOS通用功函数金属层（一般是TIN材料为主）；4-    接着淀积多晶硅牺牲栅极；5-    用自对准工艺进行漏源极离子注入，漏源极高温退火处理；6-    淀积互联介电层，并进行平坦化处理，直至多晶硅栅极顶部暴露在外；7-    多晶硅牺牲栅蚀刻；8-    PMOS/NMOS金属栅形成并进行平坦化处理。
可见与Intel 45nm制程产品采用的High-k first+gate last HKMG工艺类似（Intel 32nm制程产品已升级为采用High-k last+gate last工艺），台积电28nm HPL产品同样采用了High-k first-gate last工艺。
当然两者也存在一些区别，主要在以下几点：
1-    台积电这款芯片中并没有采用嵌入式SiGe硅应变技术；2-    台积电这款芯片的PMOS栅极中可见存在一个厚度较大的高密度金属层，而Intel的产品中没有类似的结构；3-    台积电芯片的栅极顶部并未见有采用可施加应力的介电层结构；4-    台积电芯片栅极的侧墙结构与Intel不同，应该是具备对漏源极进行微调的功能。
过去，Intel曾宣称在NMOS晶体管中可以利用金属栅极和触点结构来向NMOS管的沟道施加应力；我们推测台积电可能也有采用类似的技术，但是其触点的位置距离栅极边缘的距离显然更大，不太可能起到产生应力的作用。另外一方面，我们并没有看出PMOS管上有使用特殊的应变技术，因此其PMOS管中采用的应变技术（如果真有采用的话）机理未知，当然PMOS栅极中较厚的高密度金属层也许有形成应力的功用。
不过，大家不要忘记这款芯片采用的是28nm HPL制程，而这个级别制程的产品一般对管子的电流驱动能力要求并不如HP等高性能制程，因此一般这个级别制程产品中不会应用嵌入式硅锗技术。
目前有关这款产品的详细分析工作还在进行中，需要了解更多细节的读者可以参阅这个链接。