一种可复用的高速SPI总线的设计

1 引言

目前，嵌入式系统已经广泛应用于通信、消费类电子产品等许多领域。然而，在许多应用中，处理器的接口问题依然是制约系统性能的瓶颈。对于给定的设计，设计者面对这些纷繁芜杂的接口标准选择的余地并不大。他们一般根据系统所需的成本及功能选择合适的标准产品，这可能导致接口标准冲突和引起互用性问题；或许设计者可能重新选择与接口兼容的标准器件，但可能会造成不能满足功能需要或系统的成本要求等。

在过去几年里，用于消除IC、电路板和系统之间数据传输瓶颈的接口标准层出不穷，为通信系统器件所提供的接口技术种类繁多。在数字系统设计中解决接口和互用性问题显得尤为重要， FPGA技术的迅速发展使得接口问题有了好的解决方案。例如，现有的高性能接口IP及高速物理I/O的FPGA，可满足10Gb/s以上数据通道的通信系统的要求；可以用FPGA实现接口不兼容器件间的通信问题。因此本文将提出一种新的基于FPGA 的SPI 接口设计方法。

SPI(Serial Peripheral Interface)串行外设接口总线[1]是一种同步全双工串行通信接口总线，由于其连线简单，使用起来非常方便，故得到广泛应用。在很多新型器件如LCD模块、FLASH、EEPROM存储器、数据输入、输出设备上都采用了SPI接口。但在实际开发应用中，若主控制器无SPI接口或需要与多个具有SPI接口的外设通信，就要使用主控制器的I/O
口通过软件来模拟，这就在很大程度上限制了其应用给数据传输带来不便。在FPGA技术迅速发展的时代，解决这个问题最方便的办法就是集成一个SPI核到芯片上。

这里根据业界通用的SPI总线的标准，设计一种可复用的高速SPI总线。设计过程中很多变量都采用参数形式，具体应用于工程实践时根据实际需要更改参数即可，充分体现了可复用性。

2 SPI 总线原理

SPI 总线由四根线组成：串行时钟线(SCK)，主机输出从机输入线(MOSI)，主机输入从机输出线(MISO)，还有一根是从机选择线(SS)，它们在与总线相连的各个设备之间传送信息，其连接方式如图1。

SPI 总线中所有的数据传输由串行时钟SCK来进行同步，每个时钟脉冲传送1 比特数据。SCK 由主机产生，是从机的一个输入。时钟的相位(CPHA)与极性(CPOL)可以用来控制数据的传输。CPOL=“0”表示SCK 的静止状态为低电平，CPOL =“1”则表示SCK 静止状态为高电平。时钟相位(CPHA)可以用来选择两种不同的数据传输模式。如果CPHA =“0”，数据在信号SS 声明后的第一个SCK 边沿有效。而当CPHA=“1”时, 数据在信号SS声明后的第二个SCK 边沿才有效。因此，主机与从机中SPI 设备的时钟相位和极性必须要一致才能进行通信。

SPI 可工作在主模式或从模式下。在主模式下，每一位数据的发送／接收需要1 次时钟作用；而在从模式下， 每一位数据都是在接收到时钟信号之后才发送／接收。1个典型的SPI系统包括一个主MCU和1个或几个从外围器件。

3 设计原理

本系统用硬件描述语言verilog描述，是可IP复用的通用结构。

3.1 典型应用

SPI 接口的典型应用如图2所示，微处理器与从设备通过发送指令的方式实现双向数据传输。

3.2 模块设计

根据SPI 总线的原理，本设计的SPI Master同SPI协议兼容，在主机侧的设计相当于wishbone总线[2]规范兼容的slave设备，总体架构可分为以下3个功能模块[3]：Clock generator、Serial interface、Wishbone interface如图3所示。

3.2.1 时钟产生模块SPI-clgen设计
SPI时钟分频模块中的时钟信号的来源是外部系统提供的时钟clk_in，此时钟的频率高于SPI总线使用的时钟频率，模块会根据各个不同接口的时钟分频因子寄存器，产生相应的时钟输出信号clk_out作为串行时钟。由于SPI没有应答机制，所以传输时对时序的要求就相当严格，为了能够保证时序的可靠性，特别设计了一个无论对于奇分频还是偶分频都异常可靠的时钟生成模块产生传输所需要的串行时钟。