高速数字电路如何中抑制噪声，高频部分受封装影响

一、Pkg与PCB系统

随着人们对数据处理和运算的需求越来越高，电子产品的核心—芯片的工艺尺寸越来越小，工作的频率越来越高，目前处理器的核心频率已达Ghz，数字信号更短的上升和下降时间，也带来更高的谐波分量，数字系统是一个高频高宽带的系统。对于一块组装的PCB，无论是PCB本身，还是上面的封装（Package，Pkg），其几何结构的共振频率也基本落在这一范围。不当的电源供应系统（PDS）设计，将引起结构共振，导致电源品质的恶化，造成系统无法正常工作。

此外，由于元器件密度的增高，为降低系统功耗，系统普遍采用低电压低摆幅设计，而低电压信号更容易受到噪声干扰。这些噪声来源很广，如耦合（coupling）、串扰（Crosstalk）、电磁辐射（EMI）等，但是最大的影响则来自于电源的噪声，特别是同步切换噪声（Simultaneous switching noise，SSN）。

通常整个PDS系统除了包含电路系统外，也包含电源与地平面形成的电磁场系统。下图是一个电源传输系统的示意图。

图1 典型的电源传输系统示意图

二、Pkg与PCB系统的测量

一般在探讨地d噪声（GBN）时，通常只单纯考虑PCB,且测量其S参数|S21|来表示GBN大小的依据。Port1代表SSN激励源的位置，也即PCB上主动IC的位置，而较小的|S21|代表较好的PDS设计和较小的GBN。然而一般噪声从IC上产生，通过Pkg的电源系统、再通过基板Via和封装上的锡球的连接，到达PCB的电源系统（如图1）。所以不能只单纯考虑PCB或Pkg，必须把两者结合起来，才能正确描述GBN在高速数字系统中的行为。

为此，我们设计一个PDS结构（如图2），来代表Pkg安装在PCB上的电源系统。

图2 BGA封装安装在PCB上的结构和截面示意图

使用网络分析仪（HP8510C）结合探针台（Microtechprobe staTIon）,量测此结构之S参数，从50Mhz到5Ghz。测量上，使用两个450um-pitch的GS探针，接到Pkg信号层的Powerring和Ground ring上。这个测量结构如图3。

图3 BGA封装安装在PCB上的结构测量示意图

Pkg+PCB结构量测S参数的结果如图4所示，同时我们也做了单一Pkg和PCB的量测结果，通过对比来了解整个PDS系统和单一Pkg和PCB之间的差别。

图4 BGA封装安装在PCB上的量测结果

从图4的测量结果，我们可以考到三种结构的GBN行为有很大的差异。首先考虑只有单一Pkg时的S参数，在1.3Ghz之前的行为像一个电容，在1.5Ghz后才有共振模态产生；考虑单一PCB，在0.5Ghz后就有共振模态产生，像0.73Ghz（TM01）、0.92Ghz(TM10)、1.17Ghz（TM11），其GBN行为比单一Pkg更糟。最后，考虑Pkg结合PCB，可以看到在1.5Ghz之前，比单一Pkg多了三个共振点，这些噪声共振来自于PCB，通过锡球、Via等耦合到Pkg的电源上，这会使Pkg里的IC受噪声影响更严重，这跟只考虑单一Pkg或PCB时有很大不同。

三、去耦电容对电源噪声的影响

对于电源平面噪声传统的抑制方法是使用那个耦合电容，对于去耦电容的使用已有很多研究，但电容大小、位置、以及个数基本还是基于经验法则。

去耦电容的理想位置

为了研究去耦电容位置PDS的影响，我们用上述Pkg+PCB结构，分别在Pkg和PCB上加去耦电容或两者都加上去耦电容，通过量测|S21|来研究去耦电容的理想摆放位置。

图5 去耦电容安装在Pkg和PCB上

如图5所示，我们摆放电容的位置分三种情况，一是在Pkg上加52颗，二是在PCB上加63颗，三是在Pkg和PCB上同时各放置52和63颗，电容值大小为100nF, ESR、ESL分别为0.04ohm、0.63nH。量测结果如图6。

图6 加去耦电容于不同位置的|S21|比较图

首先，把低频到5Ghz分成三个阶段，首先，开始低频到500Mhz左右，不管在Pkg或PCB上加去耦电容，相比没有加电容，都可以大大降低结构阻抗，减少GBN干扰。第二，对于0.5Ghz～2Ghz，在Pkg上和同时在Pkg与PCB上加去耦电容，对噪声抑制效果差不多。可是如果只在PCB上加电容，可以看到在800Mhz附近多了一个共振点，这比没有加电容时更糟。所以我们只在PCB上加电容时要特别注意，可能加上电容后电源噪声更严重。第三，从2Ghz～5Ghz，三种加电容方式与没加电容相比，效果并不明显，因为此阶段超过了电容本身的共振频率，由于电容ESL的影响，随着频率升高，耦合电容逐渐失去作用，对较高频的噪声失去抑制效果。

去耦电容ESR的影响

在Pkg结合PCB结构上，放置12颗去耦电容，同时改变去耦电容的ESR，模拟结果如图7所示。可以发现，当ESR值越来越大，会将极点铲平，同时零点也被填平，使S21成为较为平坦的曲线。

图7 去耦电容的ESR对|S21|的影响

去耦电容ESL的影响

在Pkg结合PCB结构上，放置12颗去耦电容，同时改变去耦电容的ESL，模拟结果如图8所示。从图中我们发现，ESL越大，共振点振幅越大，且有往低频移动的趋势，对噪声的抑制能力越低。

图8 去耦电容的ESL对|S21|的影响

去耦电容数量的影响

由前面的结果知道，电容放在封装上效果更好，所以对电容数量的探讨，以在Pkg上为主。在前述Pkg+PCB的结构上，Pkg上电容的放置方式如图9，模拟结果如图10。

图9 封装上电容的放置位置

图10 电容数量对|S21|的影响

从测量结果可知，加4和8颗时，在0～200Mhz，能有效压低|S21|，但在400Mhz附近产生新的共振点，而把之后的共振点往高频移动。当加入12～52颗后，同样压低低频|S21|，且把400Mhz附近的共振点大大消减，高频共振点向高频移动，且振幅大为缩减。

随着电容数量增加，对噪声的抑制更好，从4～8颗的300Mhz，提升到1.2Ghz（52颗），所以增加电容数量，有助于对提高电源的噪声抑制能力。

去耦电容容值的影响

在Pkg和PCB的组合结构上，放置不同容值的电容，模拟结果如图11。

对加入100nF和100pF做比较，0～300Mhz间，100n大电容有较好的抑制效果；500～800Mhz，100p小电容有较好的效果；而加100n电容，会跟整个系统结构在400Mz产生共振；当使用100n+100p，200～600Mhz，比单纯使用100n和100p差，而更低频或更高频也没有单一容值好；当使用100n+1n+100p三种容值时，产生了更多共振点，在电子系统中要特别小心，如果电路产生的噪声刚好在共振频率点，则噪声被放大，对信号产生影响或辐射。

所以对电容容值的选择，应根据要抑制的频段来决定，频段决定后根据电容的共振点选择电容，越低的电容ESL和ESR越好。

图11 混合不同容值电容的模拟结果

板层厚度的影响

首先，固定PCB电源与地平面之间的距离为0.7mm，改变Pkg电源层厚度依次为1.6mm、0.8mm、0.4mm、0.15mm,结果如图12所示；当Pkg电源层厚度越来越高，第一个零点向低频移动；从前面结论知道，2Ghz前的噪声来自PCB，从结果来看PCB耦合上来的噪声也变大了，而2Ghz以后主要受封装影响，可以看到|S21|也随厚度而变大，所以Pkg电源平面的厚度对S参数影响是很大的。

图12 不同Pkg电源层厚度对|S21|的影响

接着，我们固定Pkg厚度为0.15mm，分别改变PCB厚度为0.15mm、0.4mm、0.8mm、1.6mm，PCB厚度对S参数的影响结果如图13所示，可以看到PCB电源层厚度对整体趋势影响并不大，只有低频部分少有差异，厚度增加第一个零点小高频移动，高频部分只稍有差异。

图13 不同PCB电源层厚度对|S21|的影响

电容摆放距离的影响

我们知道去耦电容的位置距离噪声源越近越好，因为能减少电容到噪声源之间的电感值，让电容更快的吸收突波，降低噪声，达到稳定电压的作用。同样降低电源层厚度能减小电源平面寄生电感，也能起到相同作用。在模拟上我们改变电容在封装上和测试点之间的距离，分别为1.7cm和0.2cm，Pkg和PCB电源层厚度分两种情况，第一种Pkg 0.15mm和PCB 0.7mm，第二种情况，Pkg1.6mm和PCB 0.7mm，电容100nF、ESR 0.04ohm、ESL 0.63nH。

图14 电容与测试点的距离

图15 不同电容与测试点的距离|S21|模拟结果

由模拟结果得知，当因为封装结构或绕线问题，不能把电容放置在噪声源附近是，我们可以藉由减低Pkg电源层厚度，减少噪声的影响。

四、结论

最后，我们对高速数字电路如何中抑制噪声做一总结。首先，去耦电容的理想位置是放置在Pkg上；ESR增大虽能把极点铲平，但也会导致共振频率深度变浅，电容充放电时间增大，会失去降低电源平面阻抗的功能；电容ESL增大会加快共振点后阻抗上升速度，所以ESL越低越好；电容数量越多越好，电容墙可以提高隔离效果；电容容值的选择，需要根据噪声频段来选择，尽量不要多容值混用，虽然这样能增加噪声抑制的频宽，但也会增加共振点数量，如果噪声刚好落在共振点上，叠加的效果可能会更严重；PCB电源平面厚度对Pkg上的S参数几乎没有影响，但在低频，Pkg上板层厚度却会影响PCB耦合上来的噪声大小，Pkg板层越薄耦合上来的噪声越小；高频部分，主要受封装影响，Pkg板层越薄，|S21|值越小。