负载点(POL)电源设计技术和参考设计

　　处理器技术的发展

负载点(POL)处理器电源设计变得越来越具挑战性。处理器技术的发展必须和POL电源设计技术相匹配。5年或10年以前使用的电源管理解决方案，对于当今的高性能处理器而言，可能不再那么行之有效了。因此，当我们为TI的DaVinci数字信号处理器 (DSP)进行POL电源解决方案设计时，对基本电源技术的充分了解可以帮助我们克服许多设计困难。本文将对一系列适用于该DaVinci处理器的电源去耦、浪涌电流、稳压精度和排序技术进行讨论。我们将以使用了 TI 电源管理产品的一个电源管理参考设计为例来提供对这些论述的支持。

　　能量之源——大型旁路去耦电容

　　处理器所使用的全部电流除了由电源本身提供以外，处理器旁路和一些电源的大型电容也是提供电流的重要来源。当处理器的任务级别(level of acTIvity)急剧变化而出现陡峭的负载瞬态时，首先由一些本地旁路电容提供瞬时电流——这种电容通常为小型陶瓷电容，其可以对负载的变化快速响应。随着处理速度的增加，对于更多能量存储旁路电容的需求变得更为重要。另一个能量来源是电源的大型电容。为了避免出现稳定性问题，必须注意一定要确保电源的稳定性，并且可以利用添加的旁路电容正确地启动。因此，我们要保证对电源反馈回路的补偿以适应额外的旁路电容。电源评估板 (EVM) 在试验台上可能非常有效，但在负载附近添加了许多旁路电容的情况下其性能可能会发生变化。

　　作为一个经验法则，我们可以通过尽可能近的在处理器功率引脚处放置多个0603或0402电容(60用于内核电压，而30用于DM6443的I/O电压)，从而将DaVinci电源电压从系统噪声中完全去耦。更小型的0402电容是较好的选择，因为其寄生电感较低。较小的电容值(例如，560pF)应该最为接近功率引脚，其距离仅为1.25cm。其次，最为接近功率引脚的是中型旁路电容(例如，220nF)。建议每个电源至少要使用8个小型电容和8个中型电容，并且应紧挨着BGA过孔安装(占用内部BGA空间，或者至少应在外部角落处)。在更远一点的地方，可以安装一些较大的大型电容，但也应该尽可能地靠近处理器。

　　浪涌电流

　　排序

　　越来越多的处理器厂商将提供推荐的内核及I/O上电排序的时序准则。一旦获知时序要求，POL电源设计人员便可选择一种适当的技术。对一个双路电源上电和断电的方法有很多种：顺序排序和同时排序是最为常用的两种方法。

　　当在内核和I/O上电之间要求一个较短的毫秒级时间间隔时，我们就可以实施顺序排序。实施顺序排序的一种方法是，只需将一个稳压器的 PWERGOOD引脚连接至另一个稳压器的ENABLE引脚即可。当内核和I/O电压差在上电和断电期间需要被最小化时，就需要使用同时排序。要实施同时排序，内核和I/O电压应彼此紧密地跟踪，直到达到较低的理想电压电平。在这一点上，较低的内核电压达到了其设定值要求，而较高的I/O电压将可以继续上升至其设定值。

　　在自升压模式中，DaVinci处理器要求对CVDD和CVDDDSP内核电源进行同时排序。在主机升压模式中，CVDD 必须斜坡上升，并在CVDDSP开始斜坡上升以前达到其设置值(1.2V)。作为一个最大值，CVDDDSP 电源必须在关闭(开启)“始终开启”和DSP域之间的短路开关以前上电。我们可以以任何顺序启动I/O电源(DVDD18、DVDDR2和DVDD33)，但是必须在CVDD电源100ms的同时达到其设定值。

　　稳压精度

　　电源系统的电压容差有几个影响因素。电压基准精度就是最为重要的一个影响因素，我们可以在电源管理器件的产品说明书中找到其规范。新型稳压器要求达到±1%的精度或更高的温度基准精度。一些成本较低的稳压器可能会要求±2%或±3%的基准电压精度。请在产品说明书中查看稳压器厂商的相关规范，以确保稳压精度可以满足处理器的要求。另一个影响稳压精度的因素是稳压器外部反馈电阻的容差。

　　在要求精确容差值的情况下，我们推荐使用±1%的容差电阻。另外，在将这种电阻用于编程输出电压时，其将会提供额外±0.5%的精度。具体的计算公式如下：

　　输出电压精度=2×(1-VREF/VOUT)×TOLRES

　　第三个影响因素是输出纹波电压。一个卓越的设计实践是针对低于1%输出电压的峰至峰输出电压进行设计，其可使电源系统的电压精度提高±0.5%。假设为±2%基准精度，那么这3个影响因素加在一起则为±3%的电源系统精度。

　　DaVinci CVDD电源要求一个可带来±4.2%精度的50mV容差的1.2V典型内核电源。3.3V DVDD电源具有一个可带来±4.5%精度的150mV的容差，而1.8V DVDD电源则具有一个可带来±5%精度的90mV的容差。使稳压器靠近负载来减少路由损耗是非常重要的。需要注意的是，如果电源具有3%的容差，且处理器内核电压要求具有4.2%容差的情况下，我们就必须对去耦网络进行设计，以能够适应1.2V电压轨的1.2%精度或14mV容差。

　　历史经验数据显示，内核电压随着处理技术的发展而不断降低。对内核电压稍作改变，便可提供更高的性能，或节省更多的电量。选择一个具有可编程输出电压和±3% 以上输出电压容差的稳压器是一种较好的设计方法。相比从零开始重新设计一种全新的电源，简单的电阻器变化或引脚重新配置要容易得多。因此，我们要选择一款可以支持低至0.9V或更低输出电压的稳压器，以能够最大化地重用，并帮助简化TI片上系统(SoC)器件未来版本的使用。