SuVolta发表电路级DDC技术效能与功耗优势

SuVolta公司展示其「深度耗尽通道」（ Deeply Depleted Channel；DDC ）技术在效能及功耗方面的优势。其结果来自于采用SuVolta PowerShrink低功耗CMOS平台设计以及结合富士通半导体65奈米低功耗制程制造的类比及数位电路。

富士通半导体企业资深执行副总裁Haruyoshi Yagi指出，富士通半导体采用DDC 技术提供65奈米与55奈米制程最佳效能与功耗组合。富士通半导体采用DDC的55奈米低功耗制程技术将于2013上半年商品化。

两家公司将分别使用富士通半导体的标准制程和DDC 技术制造的相同电路进行比较。除了其他优势， DDC 技术将1.2V供应电压下的数位电路效能提高约30%并维持同等功耗。如将供应电压降至0.9V， DDC 技术则可在保持相同效能的同时将功耗降低47%。DDC 在功耗和效能上的提高得益于以下元件参数的优势：全域以及局部阈值电压变异减少，基体效应提高，以及有效电流（IEFF）提高。

富士通半导体是SuVolta DDC 技术的首家授权用户。自从2011年6月宣布合作以来，两家公司在65奈米和55奈米结点共同开发DDC 技术。在2011年的IEDM会议上，发表透过将DDC 技术与富士通半导体低功耗制程整合而实现的SRAM 模组在0.425V低供应电压下的低功耗执行。2012年的IEDM会议上，SuVolta并展示了DDC 技术带来的高速或低功耗执行（取决于设计需求）的电路结果。

其优势包括相同工作频率下环型振荡器的动态功耗降低接近50%。而相同功耗下，效能则可以提高大约30%；全域临界电压变异更小一个标准差；低供应电压有效电流（IEFF）提高达80%；适当偏压可以紧缩设计边界；运算转导放大器电路增益即便在低供应电压下也提升了12dB；全域以及局部镜像电源匹配都得到提高。