DSP与单片机高速通信实现的方案

　　1引言

　　数字信号处理器（DSP）是一种适合于实现各种数字信号处理运算的微处理器，具有下列主要结构特点：（1）采用改进型哈佛（Harvard）结构，具有独立的程序总线和数据总线，可同时访问指令和数据空间，允许实际在程序存储器和数据存储器之间进行传输；（2）支持流水线处理，处理器对每条指令的 *** 作分为取指、译码、执行等几个阶段，在某一时刻同时对若干条指令进行不同阶段的处理；（3）片内含有专门的硬件乘法器，使乘法可以在单周期内完成；（4）特殊的指令结构和寻址方式，满足数字信号处理FFT、卷积等运算要求；（5）快速的指令周期，能够在每秒钟内处理数以千万次乃至数亿次定点或浮点运算；（6）大多设置了单独的DMA总线及其控制器，可以在基本不影响数字信号处理速度的情况下进行高速的并行数据传送。

　　由一片DSP加上存储器、模/数转换单元和外设接口就可以构成一个完整的控制系统，但这种方案要达到高速实时控制是不可行的。因为一个实时控制系统一般需要完成数据采集、模/数转换、分析计算、数/模转换、实时过程控制以及显示等任务，单靠一片DSP来完成这些工作势必会大大延长系统对控制对象的控制周期，从而影响整个系统的性能。所以我们添加一个CPU，负责数据采集、模/数转换、过程控制以及人机接口等任务，使DSP专注于系统控制算法的实现，充分利用它的高速数据处理能力。从性能价格比的角度出发，这个CPU采用8位的51系列单片机。这时，两个CPU之间的数据共享就成了一个重要的问题。

　　采用双口RAM（简称DRAM）是解决CPU之间的数据共享的有效办法。与串行通信相比，采用双口RAM不仅数据传输速度高，而且抗干扰性能好。在笔者实验室研制的电力有源滤波器中，选用了TI公司的第三代DSP芯片TMS320C32和51系列单片机89C52作为控制系统的CPU。两个CPU之间通过双口RAMCY7C133完成数据交换。但在实际使用过程中遇到了89C52与双口RAM总线宽度不匹配的问题，需要进行接口电路的设计。

　　2双口RAMCY7C133的内部结构和功能

　　CY7C133是CYPRESS公司研制的高速2K×16CMOS双端口静态RAM，具有两套相互独立、完全对称的地址总线、数据总线和控制总线，采用68脚PLCC封装形式，最大访问时间可以为25/35/55ns。采用主从模式可以方便地将数据总线扩展成32位或更宽。各引脚的功能如表1所示，内部功能框图如图1所示。

　　CY7C133允许两个CPU同时读取任何存储单元（包括同时读同一地址单元），但不允许同时写或一读一写同一地址单元，否则就会发生错误。双口RAM中引入了仲裁逻辑（忙逻辑）电路来解决这个问题：当左右两端口同时写入或一读一写同一地址单元时，先稳定的地址端口通过仲裁逻辑电路优先读写，同时内部电路使另一个端口的信号有效，并在内部禁止对方访问，直到本端口 *** 作结束。BUSY信号可以作为中断源指明本次 *** 作非法。在主从模式中，主芯片的信号接上拉电阻作为输出，从芯片的信号作为写禁止输入。

　　3DSP、单片机与双口RAM之间的接口电路

　　89C52的地址总线宽度为16位，数据总线为8位；TMS320C32的数据总线宽度为32位，地址总线宽度为24位。而CY7C133的数据总线宽度为16位，地址总线宽度为11位，所以TMS320C32与双口RAM的接口并无特别之处，但是89C52与双口RAM之间的接口电路中就需要对89C52进行总线扩展了。具体做法是利用锁存器74HC373的锁存功能，通过对其使能信号的控制，进行分时读写，实现数据总线的扩展，即利用锁存器作为虚拟总线。具体的读写过程、读写信号及锁存器使能信号的产生将在下面详细说明。DSP、单片机与双口RAM之间的接口电路如图2所示。

　　TMS320C32分配给双口RAM的地址空间为0x800000h～0x8007FFh。通过三八译码器74HC138对A20～A23和STRB进行译码，给出双口RAM的片选信号CER。89C52分配给双口RAM的地址空间为0x1000h～0x1FFFh。通过二四译码器74HC139对A13～A15进行译码产生双口RAM的片选信号CEL。双口RAM每边都有两个读/写控制信号，分别控制高位字节和低位字节的读/写，在使用时可以根据需要分别对数据的高位和低位进行写入 *** 作。在图2所示接口电路中，两边的两个读/写控制信号分别被连接在一起，也就是说此时双口RAM的读写都是同时读写16位数据。

　　图2中双口RAMCY7C133的读写信号以及锁存器74HC373的使能信号的产生如图3所示。其中，WR是89C52的写控制信号，RD是89C52的读控制信号，A0是89C52的地址最低位，A15是地址最高位，R/W是TMS320C32的读写控制信号，BUSYL接89C52的P1口的一个引脚（具体可根据系统实际情形自行选择，图中未画出），BUSYR接TMS320C32的READY信号。

　　下面讨论一下89C52对双口RAM的读写过程。当89C52对双口RAM进行读数据时，由图3可知此时A0应为低电平，不妨假设地址为0x1000h，则存储在双口RAM中该地址处的16位数据同时被读出，由于高8位数据线与89C52的8位数据线直接相连，所以高8位数据被立即读入89C52中。同时，根据图3中各信号的相互逻辑关系不难判断，U3的使能信号LE有效（高电平），OE无效（低电平），因而低8位数据被送入U3中锁存起来。接着89C52再进行一次读 *** 作，这时地址变为0x1001h，由于A0变成高电平，双口RAM的读使能信号变成无效电平，所以此次读 *** 作对双口RAM不产生影响。再来看U3的使能信号LE和OE的变化情况，显然LE变成了无效电平，而OE变成了有效电平，上次被锁存的数据（即双口RAM的低8位数据）被送入89C52。当89C52对双口RAM进行写入 *** 作时，注意此时A0应为高电平，不妨假设地址为0x100Ch，同样可根据图3判断U2的使能信号LE和OE均为有效电平，因而数据被同时写入双口RAM中（即此时双口RAM的高8位数据和低8位相同）；接着89C52再进行一次写 *** 作，此时地址变为0x100Dh，由于A0变成低电平，U2的片选为无效电平，U2被封锁，数据写入双口RAM的高8位。从上面的分析可知，利用最低地址位A0的不同电平，89C52通过两次连续的读或写 *** 作，成功地实现了对双口RAM中数据的读或写，只不过是读入时是先读入高8位，后读入低8位；而写入则是先写入低8位，后写入高8位。

　　4软件实现方案

　　双口RAM必须采用一定的机制来协调左右两边CPU对它的读写 *** 作，否则会出现读写数据的错误。通常可以用中断、硬件、令牌和软件这四种方式来协调双方，本文采用的是软件方式。从上面的分析中我们可以得知，在接口电路中实际上已经利用89C52的最低地址位A0把双口RAM的存储空间分为奇、偶地址两个空间。其中，奇地址空间专供89C52写，偶地址空间专供89C52读。那么我们只需对TMS320C32的软件作相应处理即可，也就是说，TMS320C32对双口RAM的奇地址空间只读，对偶地址空间只写。这样就避免了TMS320C32和89C52对双口RAM同一地址单元的写入 *** 作。另外，在对双口RAM进行访问之前，CPU首先对本端的BUSY信号进行查询，只有本端/BUSY信号无效时才进行读写 *** 作，进一步保证了数据读写的可靠性。

　　5结束语

　　通过双口RAM实现双CPU之间的数据通信，极大地提高了数据传输速度和可靠性，满足了控制系统的实时、高速的控制要求。本文所设计的89C52与双口RAM之间的接口电路简单实用，成功解决了它们总线匹配的问题，对其他类似需要总线扩展的系统也有一定的参考价值。