【开源EDA】第三期—openDACS开源EDA核心贡献者系列课程

中国硬件创新创客大赛始于2015年，由深圳华秋电子有限公司主办，至今已经成功举办七届，赛事范围覆盖华南、华东、华北三大地区，超10个省市区域。大赛影响了超过45万工程师群体，吸引了35000多名硬创先锋报名参加线上线下培训会，并成功聚集了400多家生态合作伙伴，与 500多家顶级投资机构建立合作。

openDACS汇聚EDA产业开源源码、开源人才，发布和维护我国EDA开源的主干版本，促进芯片开源技术协作、创新、生态发展。

 

   

大咖直播  深度访谈

   

openDACS将作为联合主办单位一起举办华秋第八届中国硬件创新创客大赛，以开源集成电路软件设计赛道支持开源EDA生态建设，为了让更多的参与者加入开源社区，华秋将与openDACS共同推出5场系列讲座培训，累积15个主题分享。更有对各位老师的深度访谈。8月31日 晚上八点，第三期：openDACS开源EDA核心贡献者系列课程。

本期直播间邀请openDACS三位大咖做客直播间，分享逻辑综合&高层综合SIG-逻辑综合工具的开源动机和方向；介绍ALSO：基于多逻辑域的开源逻辑综合工具；展示可扩展、可测试、可维护的开源FPGA mapper；干货满满，机会难得！！

 

   

直播平台

电子发烧友、硬声APP

   

报名方式

 扫描下方二维码报名8月31日 晚上八点，第三期：openDACS开源EDA核心贡献者系列课程。

 

 

   

直播嘉宾介绍

     

直播嘉宾

罗国杰

罗国杰，北京大学信息科学技术学院长聘副教授、高能效计算与应用中心任副主任。2005年获得北京大学计算机科学技术系理学学士学位，并分别于2008年和2011年获得美国洛杉矶加州大学计算机科学系硕士和博士学位，自2011年8月加入北京大学信息科学技术学院高能效计算与应用中心。他曾获2013年ACM/SIGDA杰出博士论文奖、2017年ASP-DAC十年最具影响力论文奖。他目前的研究兴趣是面向新型计算机体系结构的设计自动化方法。

 

直播主题：

逻辑综合&高层综合SIG-逻辑综合工具的开源动机和方向

直播简介/大纲/亮点：

openDACS工作组设立“逻辑综合&高层综合SIG组”，由北京大学罗国杰担任SIG组长。当前已有若干著名的开源逻辑综合工具，包括abc、EPFL逻辑综合库和ALSO等代码包含的核心算法、以及yosys等可用的综合流程。此外，也有FlowTune等面向综合流程的AI调优方法。本报告将讨论在此背景下，继续建设开源逻辑综合工具和流程的意义，以及可以突破的方向。

 

直播嘉宾

储著飞

储著飞，宁波大学信息科学与工程学院副教授，博士生导师，CCF高级会员，CCF集成电路设计专委，国际逻辑综合研讨会(IWLS)组委会委员，宁波市领军人才。入选浙江省高层次人才特殊支持计划，浙江省高校领军人才培养计划。主要从事集成电路设计自动化中的逻辑综合和物理设计等研究，发表学术论文50余篇，授权发明专利10余项，在开源平台Gitee和Github开源了基于多逻辑域的逻辑综合工具。研究成果两次荣获宁波市科学技术奖一等奖，荣获CCFDAC 2021最佳论文奖。

 

直播主题：

ALSO：基于多逻辑域的开源逻辑综合工具

直播简介/大纲/亮点：

逻辑优化方法与逻辑函数的表达方法密切相关，现有的逻辑表示方法均是基于“与/或/非”逻辑发展而来的传统布尔逻辑(TradiTIonal Boolean, TB)。除了TB，布尔逻辑函数也可用基于“与/异或(XOR)”的Reed-Muller (RM)逻辑实现，研究表明RM逻辑在对算术电路综合时展现出较好的性能，而且综合出的电路易于测试。除此外，基于三输入多数逻辑门(majority-of-three，MAJ)的低功耗逻辑单元及逻辑综合近年来受到广泛关注，采用“MAJ/非”两种算符(Majority-Inverter Graph，MIG)构成了逻辑完备集用于综合。将上述TB逻辑，RM逻辑，MAJ逻辑统称为多逻辑域。本报告中我们介绍将在openDACS v2.0中集成的基于多逻辑域的开源逻辑综合工具ALSO，从逻辑表示方法，逻辑优化算法，工艺映射算法等方面介绍面向FPGA、ASIC和新兴计算范式的综合流程。

 

直播嘉宾

刘建华

刘建华，上海安路科技股份有限公司软件首席科学家。加州大学圣迭戈分校计算机系博士。历任Altera主管工程师、Intel研发经理、广东高云半导体资深研发总监。发表学术论文5篇，技术专利8篇。

 

直播主题：

可扩展、可测试、可维护的开源

FPGA mapper

直播简介/大纲/亮点：

开源EDA工程的构架是其生命力的根基。需要让开源社区参与者做到能理解、能改进、能验证、能纠错。iFPGA开源FPGA mapper在lossless synthesis的框架下清晰的定义了数据层、工具层、算法层和流程层，使得整个系统模块化彻底、接口清晰，容易改进或添加算法。同时提供内置仿真工具、形式验证工具及网表写出工具为算法和验证提供便捷。整体工程文档完备、代码与参考文献对应，大幅提高了代码的可读性。该构架将吸引更多高校、科研机构参与到逻辑综合中技术映射的创新中来。

 

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