台积电引领1nm研发 光刻机成为关键

3nm制程芯片已经开始量产，2nm将于2025年试产，接下来的1nm将是纳米时代的最后一个节点，为此，业界龙头企业和机构都在摩拳擦掌。

作者：畅秋

2022年，半导体业进入了3nm制程量产阶段，上半年，三星宣布量产3nm芯片，但客户和产量很有限，下半年，台积电也开始量产3nm芯片，但也只限于苹果的一部分新手机处理器，与三星类似，台积电也没有在第一年实现大规模量产。3nm制程芯片产量如何，就要看三星和台积电2023年升级版本的性能和良率表现了。

3nm量产如此艰难，接下来的2nm、1nm节点将更具挑战性，特别是1nm，它达到了纳米级制程节点的极限，再向前演进，就是埃（A，1nm=10A）了。因此，谁能做好1nm制程工艺的研发和量产，并在业界首先推出，将具有很强的象征意义。

按照IMEC（比利时微电子中心）规划的发展路线图，预计2028年可实现1nm制程工艺量产，2030年是A7（0.7nm），之后分别是A5、A3、A2制程。

不过，真正决定工艺密度的金属栅极距指标变化没有工艺数字那么大，甚至A7到A2制程工艺都是在16nm-12nm之间，密度可能没太多提升。而且，到达1nm节点附近时，所产生的量子隧穿效应有可能让传统的半导体工艺失效。

此外，要实现1nm及以下制程工艺，晶体管架构也要改变，三星和台积电分别在3nm、2nm节点放弃了FinFET，转向GAAFET结构，而1nm之后，业界将普遍转向CFET晶体管结构。不止晶体管，还有其它相关技术也要升级，例如布线、光刻机等，需要一系列技术突破才有可能实现。

新晶体管架构

三星3nm采用的晶体管架构是GAAFET，也被称为Nanosheet，而1nm制程对晶体管架构提出了更高的要求。IMEC提出了Forksheet，在这种架构中，sheet由叉形栅极结构控制，在栅极图案化之前，通过在PMOS和NMOS之间引入介电层来实现，这个介电层从物理上隔离了P栅沟槽和N栅沟槽，使得N-to-P间距比FinFET或Nanosheet更紧密。通过仿真，IMEC预计Forksheet具有理想的面积和性能微缩性，以及更低的寄生电容。

此外，3D“互补FET”（CFET）也是1nm制程的晶体管方案。CFET技术的一个显着特征是与纳米片拓扑结构具有很强的相似性。CFET的新颖之处在于PFET和NFET纳米片的垂直放置。CFET拓扑利用了典型的CMOS逻辑应用，其中将公共输入信号施加到NFET和PFET的栅极。

CFET架构需要特别注意PFET和NFET的形成。用于PFET源/漏极的SiGe外延生长用于在沟道中引入压缩应变，以提高空穴迁移率，然后执行PFET栅极氧化物和金属栅极沉积，随后，NFET源极/漏极节点的外延Si生长，随后的栅极氧化物和金属栅极沉积必须遵守现有PFET器件施加的材料化学约束。

新材料工艺

在先进制程芯片的制造过程中，前道工序负责制造出相应结构的晶体管，而中间工序和后道工序则是将这些独立的晶体管连接起来，从而实现相应的芯片功能和性能，这就需要用到各种半导体材料。

1nm制程需要新的晶体管架构支持，如Forksheet和CFET，它们对局部互连提出了更高的要求，相应地，后道工序需要采用新型材料（如钌（Ru）、钼（Mo）等），还需要降低中间工序的接触电阻。

对于后道工序而言，金属线和通孔的电阻和电容仍然是最关键的参数，解决这个问题的一种方法是采用另一种金属化结构，称为“零通孔混合高度”。这种方案可以根据金属线的应用需求，灵活地将电阻换成电容。

为了满足新晶体管结构的要求，同时进一步缓解布线拥挤状况，中间工序需要进一步创新，例如，在CFET中，需要为接触栅极提供新的解决方案。此外，高纵横比的通孔把各种构件互连起来，目前，这些构件已经扩展到三维（3D），但是，需要降低这些深通孔的寄生电阻，这可以通过引入先进的触点来实现，例如使用钌。

过去，芯片制造多使用三维材料，近些年，在以台积电和英特尔为代表的龙头厂商引领下，二维（2D）材料逐渐进入主流行列。

2021年，台积电与中国台湾大学和美国麻省理工学院（MIT）合作，发现了二维材料结合半金属铋（Bi）能实现极低的电阻，接近量子极限，可以满足1nm制程的需求。二维材料厚度可小于1nm，更逼近固态半导体材料厚度的极限，而半金属铋的特性，能消除与二维半导体接面的能量障碍，且沉积时，不会破坏二维材料的原子结构。这样，通过仅1 ~3层原子厚度（小于1nm）的二维材料，电子从源极（source）走以二硫化钼为材料的电子通道层，上方有栅极（gate）加电压来控制，再从漏极（drain）流出，用铋作为接触电极，可以大幅降低电阻并提高传输电流，使得二维材料在1nm制程工艺实施过程中成为取代硅的新型半导体材料。

最近，悉尼新南威尔士大学材料与制造研究所（MMFI）的研究人员使用独立式单晶钛酸锶（STO）膜制造了一系列透明场效应晶体管，其性能与当前的硅半导体场效应晶体管相当。该半导体材料工艺克服了硅在小型化方面的限制，同时展示了大规模制造2D场效应晶体管的潜力，克服了纳米级硅半导体生产的挑战，并提供了可靠的电容和有效的开关 *** 作。

据研发人员介绍，这项工作的关键创新是，将传统的3D散装材料转变为准2D形式，而不会降低其性能，这意味着它可以像乐高积木一样与其它材料自由组装，为各种新兴和未被发现的应用创建高性能晶体管。

此外，在1nm制程芯片中，金属互连带来的焦耳热效应是一个重要考量因素，这方面，IMEC提出了新的解决方案。1nm制程需要在后端最关键的层引入新的导体材料，如二元和三元金属间化合物（Al或Ru化合物），其电阻率低于按比例尺寸的常规元素金属（例如 Cu、Co、Mo 或 Ru）。IMEC通过实验研究了铝化物薄膜的电阻率，包括 AlNi、Al3Sc、AlCu 和 Al2Cu，在20nm 及以上厚度时，所有 PVD 沉积膜的电阻率与 Ru 或 Mo 相当或更低，28nm的AlCu和Al2Cu膜的最低电阻率为9.5 µΩcmCu，低于Cu。

台积电引领1nm研发

在先进制程的研发和商业化方面，台积电一直是行业先锋，1nm自然不会例外。

如上文所述，台积电、中国台湾大学和MIT联合研发的使用半金属铋作为二维材料的接触电极，不仅降低了电阻，还增加了电流，从而大幅提升了能效。不过，该材料工艺还处于研发阶段，未用于量产，为了使用半金属铋作为晶体管的接触电极，不得不使用氦离子束 (HIB) 光刻系统并设计一种“简单的沉积工艺”。这种工艺仅用于研发生产线，因此还没有完全准备好进行大规模生产。

目前，台积电的 1nm 制程节点仍处于探索阶段，工厂正在尝试各种选项，也不能保证未来量产时确定使用半金属铋。

目前，台积电先进制程产线使用钨互连晶体管，而英特尔使用钴互连。两者都有各自优点，并且都需要特定的设备和工具。

不久前，有消息传出，台积电在完成3nm制程工艺研发之后，已经于今年6月把该团队转向了未来的1.4nm工艺研发。

除了台积电，三星和IBM也在进行1nm制程工艺的研发。

当下的集成电路，特别是处理器，晶体管是平放在硅表面上的，电流从一侧流向另一侧。2021年，IBM和三星公布了一种在芯片上垂直堆叠晶体管的设计方法，称为垂直传输场效应晶体管 (VerTIcalTransport Field Effect Transistors，VTFET)。与常规设计相比，VTFET彼此垂直，电流垂直流动。该技术有望突破1nm制程工艺瓶颈。

IBM和三星表示，这种设计有两个优点：首先，它可以绕过许多性能限制，将摩尔定律扩展到纳米片技术之外，更重要的是，由于电流更大，该设计减少了能源消耗，估计VTFET将使处理器的速度比采用 FinFET 晶体管设计的芯片快两倍或功耗降低 85%。

英特尔也于2021年表示，计划在2024年之前跨越1nm，完成埃级芯片设计，据悉，英特尔将使用其新的“Intel 20A”制程节点和 RibbonFET 晶体管来实现这一目标。

光刻机成为关键

除了晶体管架构和材料工艺，要实现1nm制程芯片的量产，EUV光刻机依然是成功的关键。

作为全球唯一一家EUV光刻机供应商，ASML一直是台积电、三星和英特尔关注的焦点。目前，ASML出货的先进EUV光刻机是NXE:3400B、3400C和3600D，这几款机型的数值孔径（NA）均为0.33。其中，3600D在30mJ/cm2下的晶圆吞吐量达到160片，比3400C提高了18%，它将成为台积电和三星3nm制程产线的主要设备。

据悉，IMEC和ASML合作的EUV设备研发工作正在进行，日本的 TEL也参与其中，预计测试设备有望在2023年初完成。

ASML还公布了未来三代光刻机的研发计划，三款机型的型号分别是NEXT:5000、EXE:5000 和EXE:5200。从EXE:5000开始，数值孔径提高到了0.55。

与0.33NA相比，0.55NA设备在多方面都有很大提升，包括更高的对比度，图像曝光成本更低等，是未来发展的趋势。

现在，用于生产5nm/7nm制程芯片的光刻机设备零件数量超过10万个，运输时需要40个货柜，据悉，制造1nm芯片的光刻机体积比3nm的多出一倍。由于光刻机拥有非常多的零件，需要高精度的装配，导致光刻机从发货到配置/培训的整个流程需要两年时间，这样算来，预计0.55NA光刻机的大规模应用要到2025~2026年，乐观估计，那时，业界开始试产1nm制程工艺了。

编辑：黄飞