晶圆是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故称为晶圆；在硅晶片上可加工制作成各种电路元件结构，而成为有特定电性功能之IC产品。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。二氧化硅矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达99.999999999%。晶圆是制造半导体芯片的基本材料，半导体集成电路最主要的原料是硅，因此对应的就是硅晶圆。硅在自然界中以硅酸盐或二氧化硅的形式广泛存在于岩石、砂砾中，硅晶圆的制造可以归纳为三个基本步骤：硅提炼及提纯、单晶硅生长、晶圆成型。
将某一特定晶向的Si seed(种子,通常为一小的晶棒)棒插入熔融状态Si下,并慢慢向上拉起晶棒,一根和seed相同晶向的晶柱就被生产出来,晶柱的直径可以通过控制向上拉的速度等工艺变量来控制.将晶柱切割成很多的一小片,wafer就被制造出来了.晶柱两头无法切割成可用的wafer的部分可被称为头尾料.初步切割出来的wafer,表面通常比较粗糙,无法用作晶圆生产,因而通常都在后续工艺中进行抛光,抛光片的名词就由此而来.针对不同晶圆制造要求,通常需要向粗制晶圆内掺杂一些杂质,如P,B等,以改变其阻值,因而就有了低阻,高阻,重掺等名词.镀膜片可以理解为外延片Epi,是针对特定要求的半导体device而制定的wafer,通常是在高端IC和特殊IC上使用,如绝缘体上Si(SOI)等. 在晶圆IC的生产过程中,需要一些wafer来测试生产设备的工艺状态,如particle水平,蚀刻率,缺陷率等,这些wafer通常叫做控片,控片也用来随正常生产批一起工艺以测试某一工艺的质量状况,如CVD膜厚等.生产设备在维护或维修后,立即工艺生产批的wafer,容易造成报废,因而通常要用一些非常低成本的wafer来运行工艺以确定维护或修理工作的质量,这类wafer通常叫做dummy wafer,当然有的时候dummy wafer也会用在正常生产过程中,如某些机台必须要求一定数量的wafer才能工艺,不足的就用dummy wafer补足,而有的机台必须在工艺一定数量的wafer后进行某一形式的dummy run,否则工艺质量无法保证等等诸如此类的很多wafer都可以叫做dummy. 挡片基本上可以视为dummy wafer的一种. dummy wafer,控片,挡片等通常都是可以回收利用的.硅片，是制作集成电路的重要材料，通过对硅片进行光刻、离子注入等手段，可以制成各种半导体器件。用硅片制成的芯片有着惊人的运算能力。科学技术的发展不断推动着半导体的发展。自动化和计算机等技术发展，使硅片（集成电路）这种高技术产品的造价已降到十分低廉的程度。这使得硅片已广泛应用于航空航天、工业、农业和国防，甚至悄悄进入每一个家庭。
.本技术涉及半导体技术领域，更具体地，涉及一种晶圆、晶圆制备方法及晶圆切割方法。背景技术：
2.在诸如三维存储器等超薄芯片的封装工艺中，为了尽量减少封装中磨划或切割工艺对芯片的机械强度的影响，通常会采用sdbg(stealth dicing before grinding，磨削前隐形切割)工艺，先通过隐形切割使晶圆按照切割道的方向裂开后，再对其进行背面磨削工艺，以在去除隐形切割工艺带来的机械损伤的同时，得到预定厚度的芯片。然而，随着三维存储器中堆叠层数的增加，切割道中的超厚金属结构使得晶圆在隐形切割后无法按照指定方向裂开，造成芯片出现裂片、崩边或破损的现象。
3.为解决上述问题，常规的晶圆切割方法通常对晶圆进行多次激光处理，以在其正面形成深槽，便于在后续的隐形切割中，使晶圆按照指定方向裂开。但是，在晶圆正面形成深槽的处理通常会降低芯片的机械强度，并增加了晶圆切割的工艺成本，降低了其生成效率。
4.因而，如何在降低通过切割得到的芯片的裂片、崩边或破损的风险的同时，减少切割工艺对芯片的机械强度的影响、提高晶圆切割的生产效率和产品良率是目前亟待解决的问题。
技术实现要素：
5.本技术提供了一种可至少部分解决相关技术中存在的上述问题的晶圆、晶圆制备方法及晶圆切割方法。
6.本技术一方面提供了一种晶圆，包括：半导体基底；多个芯片，设置于半导体基底上，其中芯片之间通过切割道间隔开；以及预设沟槽，设置于切割道，并沿切割道的方向延伸，其中，预设沟槽在垂直于半导体基底的第一方向的预定深度小于芯片在第一方向的高度。
7.在本技术一个实施方式中，预设沟槽的预定深度为芯片高度的10％至50％。
8.在本技术一个实施方式中，预设沟槽的宽度为切割道的宽度的5％至30％。
9.在本技术一个实施方式中，预设沟槽在第一方向的截面形状为v形。
10.在本技术一个实施方式中，预设沟槽的预定深度为5微米至10微米。
11.在本技术一个实施方式中，预设沟槽的宽度为5微米至15微米。
12.在本技术一个实施方式中，所述芯片包括器件结构和器件结构的互连结构，其中器件结构包括有源器件和无源器件中的至少一种。
13.在本技术一个实施方式中，所述有源器件包括三维nand存储器和三维nor存储器中的至少一种。
14.本技术另一方面提供了一种晶圆制备方法，其中晶圆包括半导体基底以及设置于
半导体基底上的多个芯片，芯片之间通过切割道间隔开方法包括：在切割道中形成预设沟槽，其中预设沟槽沿切割道的方向延伸，并在垂直于半导体基底的第一方向的预定深度小于芯片在第一方向的高度。
15.在本技术一个实施方式中，采用激光切割工艺在切割道中的预定区域形成预设沟槽。
16.在本技术一个实施方式中，采用包括紫外激光束或紫光激光束中的至少之一的激光切割工艺在切割道中的预定区域形成预设沟槽。
17.在本技术一个实施方式中，预设沟槽的预定深度为芯片高度的10％至50％。
18.在本技术一个实施方式中，预设沟槽的宽度为切割道的宽度的5％至30％。
19.在本技术一个实施方式中，预设沟槽在第一方向的截面形状为v形。
20.在本技术一个实施方式中，预设沟槽的预定深度为5微米至10微米。
21.在本技术一个实施方式中，预设沟槽的宽度为5微米至15微米。
22.本技术另一方面提供了一种晶圆切割方法，包括：在本技术一方面提供的任一实施方式所述晶圆的、设置有芯片的正面粘贴减薄保护膜；对晶圆的、与正面相对的背面进行第一次减薄处理；采用对于半导体基底具有透过性的波长的激光束，从减薄后的背面，正对预设沟槽照射，以使晶圆沿着预设沟槽形成裂痕；对背面进行第二次减薄处理；以及沿裂痕将晶圆分为多个、独立的子晶圆，其中每个子晶圆可包括至少一个所述芯片。
23.在本技术一个实施方式中，第一次减薄处理和第二次减薄处理均包括：研磨工艺和抛光工艺中的至少之一。
24.在本技术一个实施方式中，在沿裂痕将晶圆分为多个、独立的子晶圆之后，方法还包括：在切割后的晶圆的背面粘贴划片膜，并去除减薄保护膜；以及进行划片膜的冷崩工艺，使得独立的子晶圆之间的间距增大。
25.在本技术一个实施方式中，所述芯片包括器件结构和器件结构的互连结构，其中器件结构包括有源器件和无源器件中的至少一种。
26.在本技术一个实施方式中，所述有源器件包括三维nand存储器和三维nor存储器中的至少一种。
27.根据本技术至少一个实施方式提供的晶圆、晶圆制备方法及晶圆切割方法，通过在晶圆的切割道中形成预设沟槽，可在晶圆正面及其附近形成应力相对薄弱的位置，因而可使隐形切割形成的裂痕更趋向于在应力相对薄弱的位置延展，提高对具有较厚金属层的晶圆中的芯片进行隐形切割的准确性，降低隐形切割中裂痕无序延展的风险，达到控制隐形切割裂痕的延展位置的效果，进而降低通过切割得到的芯片的裂片、崩边或破损的风险。
28.进一步地，由于预设沟槽的深度小于芯片的厚度，因而本技术至少一个实施方式提供的晶圆、晶圆制备方法及晶圆切割方法在提高晶圆切割的生产效率和产品良率的同时，可减少诸如开槽或者切割工艺等对芯片的机械强度的影响。
附图说明
29.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
30.图1a是根据本技术一个实施方式的设置有预设沟槽的晶圆的俯视结构示意图；
31.图1b是根据本技术一个实施方式的设置有预设沟槽的晶圆中局部区域a处的俯视结构放大示意图；
32.图2是根据本技术一个实施方式的设置有预设沟槽的晶圆的局部区域的剖面示意图；
33.图3是常规晶圆切割工艺中激光开槽的工艺示意图；
34.图4是通过图3所示的常规晶圆切割工艺所形成的芯片中出现热损伤层的电镜照片；
35.图5是根据本技术一个实施方式的晶圆制备方法的流程图；
36.图6是根据本技术一个实施方式的晶圆切割方法的流程图；
37.图7是根据本技术一个实施方式的、在晶圆的设置有芯片的正面形成预设沟槽后的剖面示意图；
38.图8是根据本技术一个实施方式的、对晶圆执行磨削前隐形切割sdbg工艺的剖面示意图；
39.图9是根据本技术一个实施方式的在晶圆沿着预设沟槽形成裂痕后的剖面示意图；以及
40.图10是使用不同切割工艺分别切割晶圆得到的芯片的机械强度分布表。
具体实施方式
41.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
42.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一方向也可被称作第二方向，反之亦然。
43.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
44.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
45.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
46.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
47.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
48.图1a是根据本技术一个实施方式的设置有预设沟槽130的晶圆10的俯视结构示意图。图1b是根据本技术一个实施方式的设置有预设沟槽130的晶圆10中局部区域a处的俯视结构放大示意图。图2是根据本技术一个实施方式的设置有预设沟槽130的晶圆10的局部区域的剖面示意图。
49.如图1a、图1b和图2所示，本技术提供了一种晶圆10可包括：半导体基底12、芯片110和预设沟槽130，其中多个芯片110设置于半导体基底12上，多个芯片110彼此之间通过切割道120间隔开，预设沟槽130设置于切割道120中，并沿切割道120的方向延伸。预设沟槽130在垂直于半导体基底12的第一方向(z方向)的预定深度h小于芯片110在第一方向的高度h。
50.具体地，在本技术的一个实施方式中，晶圆10可例如为已经完成晶圆阶段(例如，形成器件结构和器件结构的互连结构的阶段)的加工工艺的晶圆。晶圆10可包括半导体基底12和半导体基底12上阵列排布的芯片110。芯片110可包括器件结构和器件结构的互连结构。器件结构可包括有源器件和无源器件中的至少一种。有源器件可例如包括mos器件、存储器件或其他半导体器件，其中存储器件可例如包括非易失性存储器或随机存储器等。非易失性存储器可例如包括三维nand存储器和三维nor存储器中的至少一种的浮栅场效应晶体管，或者铁电存储器、相变存储器等。无源器件可例如包括电阻、电容或电感等，器件结构可以为平面型器件或立体器件，其中立体器件可例如为fin-fet(鳍式场效应晶体管)和三维存储器等。
51.如图1a和图1b所示，在本技术的一个实施方式中，设置于半导体基底12上的芯片110可呈阵列排布。作为一种选择，芯片110的阵列可例如呈行列排布，考虑到晶圆10通常为圆形，因此每行或每列上排布的芯片110的数量可能会有所不同。
52.多个芯片110彼此之间可形成切割道120。切割道120为半导体基底12上堆叠有介质材料的区域，该介质材料可例如为形成器件结构过程中沉积的介质材料。进一步地，该介质材料可例如包括覆盖器件结构的第一介质层以及第一介质层之上的第二介质层，其中第二介质层可用于器件结构的互连结构的隔离。同样地，切割道120可例如呈纵、横排布，换言之，在芯片110阵列的行之间以及列之间都设置有切割道120。切割道120上并不用于形成实际的器件，切割道120主要用于晶圆10。
53.如图1b所示，切割道120中形成有预设沟槽130。预设沟槽130与切割道120在平行于半导体基底12的平面中具有相同的延伸方向，换言之，预设沟槽130同样可例如呈纵、横排布，并沿着切割道120的方向延伸至晶圆10的边缘。应当理解的是，本技术的实施方式中，预设沟槽130的排布可根据具体的晶圆切割方法确定，本技术对此不作限制。
54.在本技术的一个实施方式中，预设沟槽130的宽度可例如为预设沟槽130在垂直于切割道120的延伸方向的第二方向的两端之间的距离。切割道120的宽度可例如为切割道
120在第二方向的两端之间的距离。作为一种选择，预设沟槽130的宽度可例如为切割槽120的宽度的5％至30％。此外，预设沟槽130的宽度还可例如为5微米至15微米。进一步地，还可根据晶圆的结构、制备晶圆所使用的材料以及具体的晶圆切割方法，选择合适的预设沟槽的宽度，本技术对此不作限制。
55.通过将预设沟槽130在平行于半导体基底12的平面中的宽度限
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