绘图时元件分布尽量（但不必须）均匀、相同元件符号的大小要一致。导线尽量（但不必须）水平和垂直、不同导线尽量（但不必须）避免虚交叉、十字实接点都必须点上黑点表示实接点、丁字接点提倡（但不必须）标为实接点。以不造成错读为标准。
同一功能区的元件尽量（但不必须）绘制在一个区域（允许用其他粗线划分功能区域，以便阅读和分析）、元件尽量用通用符号表示、没有通用符号的特殊元件或自行设计的元件要在右下角的表格中注明并另列功能表或内部原理图。
标注规范必须让其他电子技术人员能看得懂，标注方向以图纸标题方向为正（上）方向，垂直标注时以主正方向的左侧为正（上）方向。
电路编号原则没有特殊规定，可按功能区独立分字头编号，也可以统一按自然数顺序编号，不同元件以元件名称（中英文均可）缩写的第一个（拼音）字母为字头单独编号。比如：电阻R01、电容C01、（半导体管）BG01。同一图纸中不得使用相同的字母为不同元件编号。比如用了T表示晶体管就不用再用T表示变压器。
以上是本人在设计和绘制电路图时遵守的常见规则，此外还有一些规则但因为不常用到，这里也不多说了。
CPU设计的流程：
随着工艺的发展，半导体芯片的集成化程度越来越高，设计的系统越来越复杂，规模越来越大，性能的需求越来越高，功耗也越来越大，给芯片设计工程师和EDA厂商带来了新的挑战。芯片的设计方法也随着发生了改变，经历了从早期的手工设计阶段、计算机辅助设计阶段，计算机辅助工程阶段，电子自动化设计阶段，发展到系统芯片阶段。
1、设计定义和可综合的RTL代码。设计定义描述芯片的总体结构、规格参数、模块划分、使用的接口等。然后设计者根据硬件设计所划分出的功能模块，进行模块设计或者复用已有的IP核，通常使用硬件描述语言在寄存器传输级描述电路的行为，采用Verilog/VHDL描述各个逻辑单元的连接关系，以及输入/输出端口和逻辑单元之间的连接关系。门级网表使用逻辑单元对电路进行描述，采用例化的方法组成电路，以及定义电路的层次结构。前仿真，也称为RTL级仿真或功能仿真。通过HDL仿真器验证电路逻辑功能是否有效，在前仿真时，通常与具体的电路实现无关，没有时序信息。
2、逻辑综合。建立设计和综合环境，将RTL源代码输入到综合工具，例如Design Compiler，给设计加上约束，然后对设计进行逻辑综合，得到满足设计要求的门级网表。门级网表可以以ddc的格式存放。电路的逻辑综合一般由三步组成：转化、逻辑优化和映射。首先将RTL源代码转化为通用的布尔等式（GTECH格式）；逻辑优化的过程尝试完成库单元的组合，使组合成的电路能最好的满足设计的功能、时序和面积的要求；最后使用目标工艺库的逻辑单元映射成门级网表，映射线路图的时候需要半导体厂商的工艺技术库来得到每个逻辑单元的延迟。综合后的结果包括了电路的时序和面积。
3、版图规划。在得到门级网表后，把结果输入到JupiterXT做设计的版图规划。版图规划包含宏单元的位置摆放、电源网络的综合和分析、可布通性分析、布局优化和时序分析等。
4、单元布局和优化。单元布局和优化主要定义每个标准单元（Cell）的摆放位置，并根据摆放的位置进行优化。EDA工具广泛支持物理综合，即将布局和优化与逻辑综合统一起来，引入真实的连线信息，减少时序收敛所需要的迭代次数。把设计的版图规划和门级网表输入到物理综合工具，例如Physical Compiler进行物理综合和优化。在PC中，可以对设计在时序、功耗、面积和可布线性进行优化，达到最佳的结果质量。
5、静态时序分析（STA）、形式验证（FV）和可测性电路插入（DFT）。
静态时序分析是一种穷尽分析方法，通过对提取的电路中所有路径的延迟信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如建立时间和保持时间是否满足要求。在后端设计的很多步骤完成后都要进行静态时序分析，如逻辑综合之后，布局优化之后，布线完成之后等。
形式验证是逻辑功能上的等效性检查，根据电路的结构判断两个设计在逻辑功能上是否相等，用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性。
可测性设计。通常，对于逻辑电路采用扫锚链的可测性结构，对于芯片的输入/输出端口采用边界扫描的可测性结构，增加电路内部节点的可控性和可观测性，一般在逻辑综合或物理综合之后进行扫锚电路的插入和优化。
6、后布局优化，时钟树综合和布线设计。在物理综合的基础上，可以采用Astro工具进一步进行后布局优化。在优化布局的基础上，进行时钟树的综合和布线。Astro在设计的每一个阶段，都同时考虑时序、信号、功耗的完整性和面积的优化、布线的拥塞等问题。其能把物理优化、参数提取、分析融入到布局布线的每一个阶段，解决了设计中由于超深亚微米效应产生的相互关联的复杂问题。
7、寄生参数的提取。提取版图上内部互连所产生的寄生电阻和电容值。这些信息通常会转换成标准延迟的格式被反标回设计，用于静态时序分析和后仿真。有了设计的版图，使用Sign-Off参数提取的工具，如Star-RCXT进行寄生参数的提取，其可以设计进行RC参数的提取，然后输入到时序和功耗分析工具进行时序和功耗的分析。
8、后仿真，以及时序和功耗分析。后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用局部布线后获得的精确延迟参数和网表进行仿真、验证网表的功能和时序是否正确。如Primetime-SI能进行时序分析，以及信号完整性分析，可以做串扰延迟分析、IR drop（电压降）的分析和静态时序分析。在分析的基础上，如发现设计中还有时钟违规的路径，Primetime-SI可以自动为后端工具如Astro产生修复文件。PrimePower具有门级功耗的分析能力，能验证整个IC设计中的平均峰值功耗，帮助工程师选择正确的封装，决定散热和确证设计的功耗。在设计通过时序和功耗分析之后，PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技术为基础，为设计进行门级和晶体管级静态和动态的电压降分析，以及电迁移的分析。
9、ECO（工程修改命令）修改。当在设计的最后阶段发现个别路径有时序问题或者逻辑错误时，有必要对设计的部分进行小范围的修改和重新布线。ECO修改只对版图的一小部分进行修改而不影响到芯片其余部分的布局布线，保留了其他部分的时序信息没有改变。
10、物理验证。物理验证是对版图的设计规则检查（DRC）及逻辑图网表和版图网表比较（LVS）。将版图输入Hercules，进行层次化的物理验证，以确保版图和线路图的一致性，其可以预防、及时发现和修正设计在设计中的问题。其中DRC用以保证制造良率，LVS用以确认电路版图网表结构是否与其原始电路原理图（网表）一致。LVS可以在器件级及功能级进行网表比较，也可以对器件参数，如MOS电路沟道宽/长、电容/电阻值等进行比较。
在完成以上步骤之后，设计就可以签收、交付到芯片制造厂了（Tape out）。
第一章 总则第一条 为了保护集成电路布图设计专有权，鼓励集成电路技术的创新，促进科学技术的发展，制定本条例。第二条 本条例下列用语的含义：（一）集成电路，是指半导体集成电路，即以半导体材料为基片，将至少有一个是有源元件的两个以上元件和部分或者全部互连线路集成在基片之中或者基片之上，以执行某种电子功能的中间产品或者最终产品；
（二）集成电路布图设计（以下简称布图设计），是指集成电路中至少有一个是有源元件的两个以上元件和部分或者全部互连线路的三维配置，或者为制造集成电路而准备的上述三维配置；
（三）布图设计权利人，是指依照本条例的规定，对布图设计享有专有权的自然人、法人或者其他组织；
（四）复制，是指重复制作布图设计或者含有该布图设计的集成电路的行为；
（五）商业利用，是指为商业目的进口、销售或者以其他方式提供受保护的布图设计、含有该布图设计的集成电路或者含有该集成电路的物品的行为。第三条 中国自然人、法人或者其他组织创作的布图设计，依照本条例享有布图设计专有权。
外国人创作的布图设计首先在中国境内投入商业利用的，依照本条例享有布图设计专有权。
外国人创作的布图设计，其创作者所属国同中国签订有关布图设计保护协议或者与中国共同参加有关布图设计保护国际条约的，依照本条例享有布图设计专有权。第四条 受保护的布图设计应当具有独创性，即该布图设计是创作者自己的智力劳动成果，并且在其创作时该布图设计在布图设计创作者和集成电路制造者中不是公认的常规设计。
受保护的由常规设计组成的布图设计，其组合作为整体应当符合前款规定的条件。第五条 本条例对布图设计的保护，不延及思想、处理过程、 *** 作方法或者数学概念等。第六条 国务院知识产权行政部门依照本条例的规定，负责布图设计专有权的有关管理工作。第二章 布图设计专有权第七条 布图设计权利人享有下列专有权：
（一）对受保护的布图设计的全部或者其中任何具有独创性的部分进行复制；
（二）将受保护的布图设计、含有该布图设计的集成电路或者含有该集成电路的物品投入商业利用。第八条 布图设计专有权经国务院知识产权行政部门登记产生。
未经登记的布图设计不受本条例保护。第九条 布图设计专有权属于布图设计创作者，本条例另有规定的除外。
由法人或者其他组织主持，依据法人或者其他组织的意志而创作，并由法人或者其他组织承担责任的布图设计，该法人或者其他组织是创作者。
由自然人创作的布图设计，该自然人是创作者。第十条 两个以上自然人、法人或者其他组织合作创作的布图设计，其专有权的归属由合作者约定；未作约定或者约定不明的，其专有权由合作者共同享有。第十一条 受委托创作的布图设计，其专有权的归属由委托人和受托人双方约定；未作约定或者约定不明的，其专有权由受托人享有。第十二条 布图设计专有权的保护期为10年，自布图设计登记申请之日或者在世界任何地方首次投入商业利用之日起计算，以较前日期为准。但是，无论是否登记或者投入商业利用，布图设计自创作完成之日起15年后，不再受本条例保护。第十三条 布图设计专有权属于自然人的，该自然人死亡后，其专有权在本条例规定的保护期内依照继承法的规定转移。
布图设计专有权属于法人或者其他组织的，法人或者其他组织变更、终止后，其专有权在本条例规定的保护期内由承继其权利、义务的法人或者其他组织享有；没有承继其权利、义务的法人或者其他组织的，该布图设计进入公有领域。第三章 布图设计的登记第十四条 国务院知识产权行政部门负责布图设计登记工作，受理布图设计登记申请。第十五条 申请登记的布图设计涉及国家安全或者重大利益，需要保密的，按照国家有关规定办理。第十六条 申请布图设计登记，应当提交：
（一）布图设计登记申请表；
（二）布图设计的复制件或者图样；
（三）布图设计已投入商业利用的，提交含有该布图设计的集成电路样品；
（四）国务院知识产权行政部门规定的其他材料。第十七条 布图设计自其在世界任何地方首次商业利用之日起2年内，未向国务院知识产权行政部门提出登记申请的，国务院知识产权行政部门不再予以登记。
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