据媒体爆料，三星版A9处理器不如台积电版，反而和三星半导体技术近年来突飞猛进的发展速度有关。其中有两个重要的原因，就是三星不断对台湾产业链的挖角以及成本和良品率的控制问题。
三星技术突飞猛进，台韩厂商敌对升温
据台媒报道，三星在2009年把一名精通FinFET技术的台积电关键研究人员挖去，在这个人的指导之下，三星终于在2014年12月开始量产14nmFinFET技术的处理器，震惊业界。
FinFET 技术示意图
不过经过挖角回来的技术，不成熟的话难以应用，特别是半导体这个精密产业，结果就反映到了iPhone6s的A9处理器上面。
技术未成熟，良品率出问题
单以成本计算，14nm FinFET技术比16nm的成本确实较低，有媒体爆料台积电版的A9处理器价格在22美元左右，而三星则少了30%-50%，有些媒体更是直指三星为了抢到订单，降低了10%的报价。结果苹果将60%的订单给了三星，剩下40%给了台积电。
不过三星拥有的成本优势却因为一些原因抵消了，其中就有良品率的问题。据台媒报道，三星的A9处理器良品率竟然低于30%，而另外一个原因就是良品率导致的效能问题。据称，三星未能驾驭最新的FinFET技术，在良率和漏电控制方面有些欠缺，结果生产出来的A9处理器效能出现问题，而台积电使用的技术更加成熟，升级和驾驭的难度更低，因此良品率也较高，生产出来的A9效能也因此提升。
所以，以上一系列的问题也就导致了今天的结果。从这次的“芯片门”事件来看，三星想要和苹果在A10上面展开合作，难度无疑更大。
近日，有台媒对比了半导体工艺10nm及以下制程的技术指标演进对比图，其中技术指标主要是看 晶体管 密度，也就是每平方毫米的 晶体 管数量。由于目前仅有 Intel 、台积电、 三星 等少数几家厂商掌握了10nm以下的工艺技术，因此仅统计了这几家厂商。
芯片制程工艺演进图
三星周四表示，它有望在本季度（即未来几周内）使用其 3GAE （早期 3 纳米级栅极全能）制造工艺开始大批量生产。该公告不仅标志着业界首个3nm级制造技术，也是第一个使用环栅场效应晶体管（GAAFET）的节点。
三星在财报说明中写道：“通过世界上首次大规模生产 GAA 3 纳米工艺来增强技术领先地位 。”（Exceed market growth by sustaining leadership in GAA process technology,adopt pricing strategies to ensure future investments, and raise the yield and portion of our advanced processe）
三星代工的 3GAE 工艺技术 是该公司首个使用 GAA 晶体管的工艺，三星官方将其称为多桥沟道场效应晶体管 (MBCFET)。
三星大约在三年前正式推出了其 3GAE 和 3GAP 节点。三星表示，该工艺将实现 30% 的性能提升、50% 的功耗降低以及高达 80% 的晶体管密度（包括逻辑和 SRAM 晶体管的混合）。不过，三星的性能和功耗的实际组合将如何发挥作用还有待观察。
理论上，与目前使用的 FinFET 相比，GAAFET 具有许多优势。在 GAA 晶体管中，沟道是水平的并且被栅极包围。GAA 沟道是使用外延和选择性材料去除形成的，这允许设计人员通过调整晶体管通道的宽度来精确调整它们。通过更宽的沟道获得高性能，通过更窄的沟道获得低功耗。这种精度大大降低了晶体管泄漏电流（即降低功耗）以及晶体管性能可变性（假设一切正常），这意味着更快的产品交付时间、上市时间和更高的产量。此外，根据应用材料公司最近的一份报告，GAAFET 有望将cell面积减少 20% 至 30% 。
说到应用，它最近推出的用于形成栅极氧化物叠层的高真空系统 IMS（集成材料解决方案）系统旨在解决 GAA 晶体管制造的主要挑战，即沟道之间的空间非常薄以及沉积多晶硅的必要性。在很短的时间内在沟道周围形成层栅氧化层和金属栅叠层。应用材料公司的新型 AMS 工具可以使用原子层沉积 (ALD)、热步骤和等离子体处理步骤沉积仅 1.5 埃厚的栅极氧化物。高度集成的机器还执行所有必要的计量步骤。
三星的 3GAE 是一种“早期”的 3nm 级制造技术，3GAE 将主要由三星 LSI（三星的芯片开发部门）以及可能一两个 SF 的其他 alpha 客户使用。请记住，三星的 LSI 和 SF 的其他早期客户倾向于大批量制造芯片，预计 3GAE 技术将得到相当广泛的应用，前提是这些产品的产量和性能符合预期。
过渡到全新的晶体管结构通常是一种风险，因为它涉及全新的制造工艺以及全新的工具。其他挑战是所有新节点引入并由新的电子设计自动化 (EDA) 软件解决的新布局方法、布局规划规则和布线规则。最后，芯片设计人员需要开发全新的 IP，价格昂贵。
外媒：三星3nm良率仅有20%
据外媒Phonearena报道，三星代工厂是仅次于巨头台积电的全球第二大独立代工厂。换句话说，除了制造自己设计的 Exynos 芯片外，三星还根据高通等代工厂客户的第三方公司提交的设计来制造芯片。
Snapdragon 865 应用处理器 (AP) 由台积电使用其 7nm 工艺节点构建。到了5nm Snapdragon 888 芯片组，高通回到了三星，并继续依靠韩国代工厂生产 4nm Snapdragon 8 Gen 1。这是目前为三星、小米、摩托罗拉制造的高端 Android 手机提供动力的 AP。
但在 2 月份，有报道称三星 Foundry 在其 4nm 工艺节点上的良率仅为 35%。这意味着只有 35% 的从晶圆上切割下来的芯片裸片可以通过质量控制。相比之下，台积电在生产 4nm Snapdragon 8 Gen 1 Plus 时实现了 70% 的良率。换句话说，在所有条件相同的情况下，台积电在同一时期制造的芯片数量是三星代工的两倍。
这就导致台积电最终收到高通的订单，以构建其剩余的 Snapdragon 8 Gen1 芯片组以及 Snapdragon 8 Gen 1 Plus SoC。我们还假设台积电将获得制造 3nm Snapdragon 8 Gen 2 的许可，即使高通需要向台积电支付溢价以让该芯片组的独家制造商在短时间内制造足够的芯片。
尽管三星最近表示其产量一直在提高，但《商业邮报》的一份报告称，三星 3nm 工艺节点的产量仍远低于公司的目标。虽然三星代工厂的全环栅极 (GAA) 晶体管架构首次推出其 3 纳米节点，使其在台积电（台积电将推出其 2 纳米节点的 GAA 架构）上处于领先地位，但三星代工厂在其早期 3 纳米生产中的良率一直处于10% 至 20%的范围 。
这不仅是三星需要改进的极低良率，而且比 Sammy 在 4nm Snapdragon 8 Gen 1 中所经历的上述 35% 良率还要糟糕。
Wccftech 表示，据消息人士称，三星将从明年开始向客户发货的 3nm GAA 芯片组的第一个“性能版本”实际上可能是新的内部 Exynos 芯片。据报道，三星一直在为其智能手机开发新的 Exynos 芯片系列，但现阶段尚不清楚它们是否会使用 3nm GAA 工艺节点制造。
台积电和三星很快就会有新的挑战者，因为英特尔曾表示，其目标是在 2024 年底之前接管行业的制程领导地位。它还率先获得了更先进的极紫外 (EUV) 光刻机。
第二代 EUV 机器被称为High NA 或高数值孔径。当前的 EUV 机器的 NA 为 0.33，但新机器的 NA 为 0.55。NA 越高，蚀刻在晶圆上的电路图案的分辨率就越高。这将帮助芯片设计人员和代工厂制造出新的芯片组，其中包含的晶体管数量甚至超过了当前集成电路上使用的数十亿个晶体管。
它还将阻止代工厂再次通过 EUV 机器运行晶圆以向芯片添加额外的功能。ASML 表示，第二代 EUV 机器产生的更高分辨率图案将提供更高的分辨率将使芯片特征小 1.7 倍，芯片密度增加 2.9 倍。
通过首先获得这台机器，英特尔将能够朝着从台积电和三星手中夺回制程领导地位的目标迈出一大步。
台积电3nm投产时间曝光
据台媒联合报报道，在晶圆代工三强争霸中，台积电和三星在3纳米争战，始终吸引全球半导体产业的目光。据调查，一度因开发时程延误，导致苹果新一代处理器今年仍采用5纳米加强版N4P的台积电3纳米，近期获得重大突破。台积电决定今年率先以第二版3纳米制程N3B，今年8月于今年南北两地，即新竹12厂研发中心第八期工厂及南科18厂P5厂同步投片，正式以鳍式场效电晶体（FinFET）架构，对决三星的环绕闸极（GAA）制程。
据台积电介绍，公司的3纳米（N3）制程技术将是5纳米（N5）制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具备最佳的PPA及电晶体技术。相较于N5制程技术，N3制程技术的逻辑密度将增加约70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。N3制程技术的开发进度符合预期且进展良好，未来将提供完整的平台来支援行动通讯及高效能运算应用，预期2021年将接获多个客户产品投片。此外，预计于2022下半年开始量产。
而如上所述，晶圆18厂将是台积电3nm的主要生产工厂。资料系那是，台积电南科的Fab 18是现下的扩产重心，旗下有P1 P4共4座5纳米及4奈厂，以及P5 P8共4座3纳米厂，而P1 P3的Fab 18A均处于量产状态，至于P4 P6的Fab 18B厂生产线则已建置完成，而Fab 18B厂，即3纳米制程产线，早在去年年年底就已开始进行测试芯片的下线投片。
在芯片设计企业还在为产能“明争暗斗”的时候，晶圆制造领域又是另外一番景象。对晶圆制造厂来说，眼下更重要的是3nm的突破。谁率先量产了3nm，谁就将占领未来晶圆制造产业的制高点，甚至还会影响AMD、英伟达等芯片巨头的产品路线图。
毫无疑问，在3nm这个节点，目前能一决雌雄的只有台积电和三星，但英特尔显然也在往先进制程方面发力。不过从近日的消息来看，台积电和三星两家企业在量产3nm这件事上进行的都颇为坎坷。Gartner 分析师 Samuel Wang表示，3nm 的斜坡将比之前的节点花费更长的时间。
近日，一份引用半导体行业消息来源的报告表明，据报道，台积电在其 3nm 工艺良率方面存在困难。消息来源报告的关键传言是台积电发现其 3nm FinFET 工艺很难达到令人满意的良率。但到目前为止，台积电尚未公开承认任何 N3 延迟，相反其声称“正在取得良好进展”。
众所周知，台积电3nm在晶体管方面采用鳍式场效应晶体管（FinFET）结构，FinFET运用立体的结构，增加了电路闸极的接触面积，进而让电路更加稳定，同时也达成了半导体制程持续微缩的目标。其实，FinFET晶体管走在3nm多多少少已是极限了，再向下将会遇到制程微缩而产生的电流控制漏电等物理极限问题，而台积电之所以仍选择其很大部分原因是不用变动太多的生产工具，也能有较具优势的成本结构。特别对于客户来说，既不用有太多设计变化还能降低生产成本，可以说是双赢局面。
从此前公开数据显示，与5nm芯片相比，台积电3nm芯片的逻辑密度将提高75%，效率提高15%，功耗降低30%。据悉，台积电 3nm 制程已于2021年3 月开始风险性试产并小量交货，预计将在2022年下半年开始商业化生产。
从工厂方面来看，中国台湾南科18厂四至六期是台积电3nm量产基地。客户方面，从上文可以看出，英特尔、苹果、高通等都选择了台积电。大摩分析师Charlie Chan日前发表报告称，台积电在2023年的3nm芯片代工市场上几乎是垄断性的，市场份额接近100%。
不同于台积电在良率方面的问题，三星在3nm的困难是3 纳米GAA 制程建立专利IP 数量方面落后。据南韩媒体报道，三星缺乏3 纳米GAA 制程相关专利，令三星感到不安。
三星在晶体管方面采用的是栅极环绕型 (Gate-all-around，GAA) 晶体管架构。相比台积电的FinFET晶体管，基于GAA的3nm技术成本肯定较高，但从性能表现上来看，基于GAA架构的晶体管可以提供比FinFET更好的静电特性，满足一定的珊极宽度要求，可以表现为同样工艺下，使用GAA架构可以将芯片尺寸做的更小。
平面晶体管、FinFET与GAA FET
与5nm制造工艺相比，三星的3nm GAA技术的逻辑面积效率提高了35%以上，功耗降低了50%，性能提高了约30%。三星在去年6月正式宣布3nm工艺制程技术已经成功流片。此外，三星还曾宣布将在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”将在 2023 年出货。
目前，在工厂方面，此前有消息称三星可能会在美国投资170亿美元建设3nm芯片生产线。在客户方面，三星未有具体透露，但曾有消息称高通、AMD 等台积电重量级客户都有意导入三星 3nm 制程，但介于上述提到的韩媒报道高通已将其3nm AP处理器的代工订单交给台积电，三星3nm客户仍成谜。
在Pat Gelsinger于去年担任英特尔CEO之后，这家曾经在代工领域试水的IDM巨头又重新回到了这个市场。同时，他们还提出了很雄壮的野心。
在本月18日投资人会议上，英特尔CEO Pat Gelsinger再次强调，英特尔2nm制程将在2024年上半年可量产，这个量产时间早于台积电，意味2年后晶圆代工业务与台积电竞争态势会更白热化。
虽然在3nm工艺方面，英特尔没有过多的透露，但是Digitimes去年的研究报告分析了台积电、三星、Intel及IBM四家厂商在相同命名的半导体制程工艺节点上的晶体管密度问题，并对比了各家在10nm、7nm、5nm、3nm及2nm的晶体管密度情况。
在工厂方面，英特尔曾强调将斥资800亿欧元在欧洲设厂，英特尔德国负责人Christin Eisenschmid受访时透露，将在欧洲生产2nm或推进更小的芯片。英特尔将2nm作为扩大欧洲生产能力的重要关键，以避免未来在先进技术竞争中落后。
总的来说，在3nm节点，台积电、三星和英特尔谁会是最后的赢家可能只有交给时间来判定，但从目前情势来看，台积电或略胜一筹。
3nm已经到了摩尔定律的物理极限，往后又该如何发展？这已经成为全球科研人员亟待寻求的解法。目前，研究人员大多试图在晶体管技术、材料方面寻求破解之法。
上述三星在3nm制程中使用的GAA晶体管就是3nm后很好的选择，GAA设计通道的四个面周围有栅极，可减少漏电压并改善对通道的控制，这是缩小工艺节点时的关键。据报道，台积电在2nm工艺上也将采用GAA晶体管。
纳米线是直径在纳米量级的纳米结构。纳米线技术的基本吸引力之一是它们表现出强大的电学特性，包括由于其有效的一维结构而产生的高电子迁移率。
最近，来自 HZDR 的研究人员宣布，他们已经通过实验证明了长期以来关于张力下纳米线的理论预测。在实验中，研究人员制造了由 GaAs 核心和砷化铟铝壳组成的纳米线。最后，结果表明，研究人员确实可以通过对纳米线施加拉伸应变来提高纳米线的电子迁移率。测量到未应变纳米线和块状 GaAs 的相对迁移率增加约为 30%。研究人员认为，他们可以在具有更大晶格失配的材料中实现更显着的增加。
最近，英特尔一项关于“堆叠叉片式晶体管（stacked forksheet transistors）”的技术专利引起了人们的注意。
英特尔表示，新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构，与目前最先进的三栅极晶体管相比，该架构允许增加晶体管的数量。在专利里，英特尔描述了纳米带晶体管和锗薄膜的使用，后者将充当电介质隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于有多少个晶体管被相互堆叠在一起。
据了解，英特尔并不是第一家引用这种制造方法的公司，比利时研究小组Imec在2019年就曾提出这个方法，根据 Imec 的第一个标准单元模拟结果，当应用于 2nm 技术节点时，与传统的纳米片方法相比，该技术可以显着提高晶体管密度。
垂直传输场效应晶体管（VTFET）由IBM和三星共同公布，旨在取代当前用于当今一些最先进芯片的FinFET技术。新技术将垂直堆叠晶体管，允许电流在晶体管堆叠中上下流动，而不是目前大多数芯片上使用的将晶体管平放在硅表面上，然后电流从一侧流向另一侧。
据 IBM 和三星称，这种设计有两个优点。首先，它将允许绕过许多性能限制，将摩尔定律扩展到 1 纳米阈值之外。同时还可以影响它们之间的接触点，以提高电流并节约能源。他们表示，该设计可能会使性能翻倍，或者减少85%的能源消耗。
其实，对于3nm以后先进制程如何演进，晶体管制造只是解决方案的一部分，芯片设计也至关重要，需要片上互连、组装和封装等对器件和系统性能的影响降至最低。
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