存储器的测试

存储器测试的目的是确认在存储设备中的每一个存储位置都在工作。换一句话说，如果你把数50存储在一个具体的地址，你希望可以找到存储在那里的那个数，直到另一个数写入。任何存储器测试的基本方法是，往存储器写入一些数据，然后根据内存设备的地址，校验读回的数据。如果所有读回的数据和那些写入的数据是一样的，那么就可以说存储设备通过了测试。只有通过认真选择的一组数据你才可以确信通过的结果是有意义的。

当然，像刚才描述的有储器的测试不可避免地具有破坏性。在内存测试过程中，你必须覆盖它原先的内容。因为重写非易失性存储器内容通常来说是不可行的，这一部分描述的测试通常只适用于RAM 的测试。 一，普通的存储器问题

在学习具体的测试算法之前，你应该了解可能遇到的各种存储器问题。在软件工程师中一个普遍的误解是，大部分的存储器问题发生在芯片的内部。尽管这类问题一度是一个主要的问题，但是它们在日益减少。存储设备的制造商们对于每一个批量的芯片都进行了各种产品后期测试。因此，即使某一个批量有问题，其中某个坏芯片进人到你的系统的可能性是微乎其微的。

你可能遇到的一种类型的存储芯片问题是灾难性的失效。这通常是在加工好之后芯片受到物理或者是电子损伤造成的。灾难性失效是少见的，通常影响芯片中的大部分。因为一大片区域受到影响，所以灾难性的失效当然可以被合适的测试算法检测到。

存储器出问题比较普遍的原因是电路板故障。典型的电路板故障有：

（1）在处理器与存储设备之间的连线问题

（2）无存储器芯片

（3）存储器芯片的不正确插人

二，测试策略

最好有三个独立的测试：数据总线的测试、地址总线的测试以及设备的测试。前面两个测试针对电子连线的问题以及芯片的不正确插入；第三个测试更倾向于检测芯片的有无以及灾难性失效。作为一个意外的结果，设备的测试也可以发现控制总线的问题，尽管它不能提供关于问题来源的有用信息。

执行这三个测试的顺序是重要的。正确的顺序是：首先进行数据总线测试，接着是地址总线测试，最后是设备测试。那是因为地址总线测试假设数据总线在正常工作，除非数据总线和地址总线已知是正常的，否则设备测试便毫无意义。如果任何测试失败，你都应该和一个硬件工程师一起确定问题的来源。通过查看测试失败处的数据值或者地址，应该能够迅速地找出电路板上的问题。

1，数据总线测试

我们首先要测试的就是数据总线。我们需要确定任何由处理器放置在数据总线上的值都被另一端的存储设备正确接收。最明显的测试方法就是写人所有可能的数据值并且验证存储设备成功地存储了每一个。然而，那并不是最有效率的测试方法。一个更快的测试方法是一次测试总线上的一位。如果每一个数据上可被设置成为 0 和1，而不受其他数据位的影响，那么数据总线就通过了测试。

2，地址总线测试

在确认数据总线工作正常之后，你应该接着测试地址总线。记住地址总线的问题将导致存储器位置的重叠。有很多可能重叠的地址。然而，不必要测试每一个可能的组合。你应该努力在测试过程中分离每一个地址位。你只需要确认每一个地址线的管脚都可以被设置成0和 1，而不影响其他的管脚。

3，设备测试

一旦你知道地址和数据总线是正确的，那么就有必要测试存储设备本身的完整性。要确认的是设备中的每一位都能够保持住0和 1。这个测试实现起来十分简单，但是它花费的时间比执行前面两项测试花费的总时间还要长。

对于一个完整的设备测试，你必须访问（读和写）每一个存储位置两次。你可以自由地选择任何数据作为第一步测试的数据，只要在进行第二步测试的时候把这个值求反即可。因为存在没有存储器芯片的可能性，所以最好选择一组随着地址变化（但是不等于地址）的数。优化措施

市场上并不缺少提高数据存储效率的新技术，然而这些新技术绝大多数都是关注备份和存档的，而非主存储。但是，当企业开始进行主存储数据缩减时，对他们来说，了解主存储优化所要求的必要条件十分重要。

主存储，常常被称为1级存储，其特征是存储活跃数据――即经常被存取并要求高性能、低时延和高可用性的数据。主存储一般用于支持关键任务应用，如数据库、电子邮件和交易处理。大多数关键应用具有随机的数据取存模式和不同的取存要求，但它们都生成机构用来运营它们的业务的大量的数据。因此，机构制作数据的许多份拷贝，复制数据供分布使用，库存数据，然后为安全保存备份和存档数据。

绝大多数数据是起源于主数据。随着数据存在的时间增加，它们通常被迁移到二级和三级存储保存。因此，如果机构可以减少主数据存储占用空间，将能够在数据生命期中利用这些节省下来的容量和费用。换句话说，更少的主存储占用空间意味着更少的数据复制、库存、存档和备份。

试图减少主存储占用空间存储管理人员可以考虑两种减少数据的方法：实时压缩和数据去重。

直到不久前，由于性能问题，数据压缩一直没有在主存储应用中得到广泛应用。然而，Storwize等厂商提供利用实时、随机存取压缩/解压技术将数据占用空间压缩15:1的解决方案。更高的压缩率和实时性能使压缩解决方案成为主存储数据缩减的可行的选择。

在备份应用中广泛采用的数据去重技术也在被应用到主存储。目前为止，数据去重面临着一大挑战，即数据去重处理是离线处理。这是因为确定数量可能多达数百万的文件中的多余的数据块需要大量的时间和存储处理器做大量的工作，因此非常活跃的数据可能受到影响。当前，推出数据去重技术的主要厂商包括NetApp、Data Domain和OcarinaNetworks。 一、零性能影响

与备份或存档存储不同，活跃数据集的性能比能够用某种形式的数据缩减技术节省的存储容量更为关键。因此，选择的数据缩减技术必须不影响到性能。它必须有效和简单；它必须等价于“拨动一个开关，就消耗更少的存储”。

活跃存储缩减解决方案只在需要去重的数据达到非活跃状态时才为活跃存储去重。换句话说，这意味着实际上只对不再被存取但仍保存在活跃存储池中的文件――近活跃存储级――进行去重。

去重技术通过建议只对轻I/O工作负载去重来避免性能瓶颈。因此，IT基础设施的关键组件的存储没有得到优化。数据库排在关键组件清单之首。由于它们是1级存储和极其活跃的组件并且几乎始终被排除在轻工作负载之外，去重处理从来不分析它们。因此，它们在主存储中占据的空间没有得到优化。

另一方面，实时压缩系统实时压缩所有流经压缩系统的数据。这导致节省存储容量之外的意外好处：存储性能的提高。当所有数据都被压缩时，每个I/O请求提交的数据量都有效地增加，硬盘空间增加了，每次写和读 *** 作都变得效率更高。

实际结果是占用的硬盘容量减少，总体存储性能显著提高。

主存储去重的第二个好处是所有数据都被减少，这实现了包括数据库在内的所有数据的容量节省。尽管Oracle环境的实时数据压缩可能造成一些性能问题，但迄今为止的测试表明性能提高了。

另一个问题是对存储控制器本身的性能影响。人们要求今天的存储控制器除了做伺服硬盘外，还要做很多事情，包括管理不同的协议，执行复制和管理快照。再向这些功能增加另一个功能可能会超出控制器的承受能力――即使它能够处理额外的工作负载，它仍增加了一个存储管理人员必须意识到可能成为潜在I/O瓶颈的过程。将压缩工作交给外部专用设备去做，从性能问题中消除了一个变数，而且不会给存储控制器造成一点影响。

二、高可用性

许多关注二级存储的数据缩减解决方案不是高可用的。这是由于它们必须立即恢复的备份或存档数据不像一级存储中那样关键。但是，甚至在二级存储中，这种概念也逐渐不再时兴，高可用性被作为一种选择添加到许多二级存储系统中。

可是，高可用性在主存储中并不是可选的选项。从数据缩减格式(被去重或被压缩)中读取数据的能力必须存在。在数据缩减解决方案中(其中去重被集成到存储阵列中)，冗余性是几乎总是高可用的存储阵列的必然结果。

在配件市场去重系统中，解决方案的一个组件以数据的原始格式向客户机提供去重的数据。这个组件就叫做读出器(reader)。读出器也必须是高可用的，并且是无缝地高可用的。一些解决方案具有在发生故障时在标准服务器上加载读出器的能力。这类解决方案经常被用在近活跃的或更合适的存档数据上它们不太适合非常活跃的数据集。

多数联机压缩系统被插入系统中和网络上，放置(逻辑上)在交换机与存储之间。因此，它们由于网络基础设施级上几乎总是设计具有的高可用性而取得冗余性。沿着这些路径插入联机专用设备实现了不需要IT管理人员付出额外努力的无缝的故障切换；它利用了已经在网络上所做的工作。

三、节省空间

部署这些解决方案之一必须带来显著的容量节省。如果减少占用容量的主存储导致低于标准的用户性能，它没有价值。

主数据不具有备份数据通常具有的高冗余存储模式。这直接影响到总体容量节省。这里也有两种实现主数据缩减的方法：数据去重和压缩。

数据去重技术寻找近活跃文件中的冗余数据，而能取得什么水平的数据缩减将取决于环境。在具有高冗余水平的环境中，数据去重可以带来显著的ROI(投资回报)，而另一些环境只能取得10%到20%的缩减。

压缩对所有可用数据都有效，并且它在可以为高冗余数据节省更多的存储容量的同时，还为主存储应用常见的更随机的数据模式始终带来更高的节省。

实际上，数据模式冗余度越高，去重带来的空间节省就越大。数据模式越随机，压缩带来的空间节省就越高。

四、独立于应用

真正的好处可能来自所有跨数据类型(不管产生这些数据是什么应用或数据有多活跃)的数据缩减。虽然实际的缩减率根据去重数据的水平或数据的压缩率的不同而不同，但所有数据都必须合格。

当涉及存档或备份时，应用特有的数据缩减具有明确的价值，并且有时间为这类数据集定制缩减过程。但是对于活跃数据集，应用的特殊性将造成性能瓶颈，不会带来显著的容量缩减的好处。

五、独立于存储

在混合的厂商IT基础设施中，跨所有平台使用同样的数据缩减工具的能力不仅将进一步增加数据缩减的ROI好处，而且还简化了部署和管理。每一个存储平台使用一种不同的数据缩减方法将需要进行大量的培训，并造成管理级上的混乱。

六、互补

在完成上述所有优化主存储的工作后，当到了备份主存储时，最好让数据保持优化的格式(被压缩或去重)。如果数据在备份之前必须扩展恢复为原始格式，这将是浪费资源。

为备份扩展数据集将需要：

使用存储处理器或外部读出器资源解压数据

扩展网络资源以把数据传送给备份目标；

把额外的资源分配给保存备份数据的备份存储设备。

4.2参见p.106-107

总线 *** 作指的是发生在总线上的某些特定 *** 作，总线周期指的是完成一次特定总线 *** 作所需的时间。对8088而言其典型的总线周期由 4个T状态组成。PC/XT所采用的时钟频率为4.77MHz，每个T状态的持续时间为210ns。如果CLK引脚接5MHz的时钟信号，那么每个T状态的持续时间为200ns。

4.4解答：

当8088进行读写存储器或I/O接口时，如果存储器或I/O接口无法满足CPU的读写时序（来不及提供或读取数据时），需要CPU插入等待状态TW。（在T3前沿检测Ready信号，若无效则插入TW 。）

具体在读写总线周期的T3和T4之间插入TW。

4.6参见p.99，p.110

8088的某些输出线有三种状态：高电平、低电平、悬空(高阻态)，称为三态能力。在高阻状态，CPU放弃其了对该引脚的控制权，由连接它的设备接管。

具有三态能力的引脚有：AD7~AD0，A15~A8，A19/S6~A16/S3，ALE，IO/M*，WR*，RD*，DEN*，DT/R*。

4.11

总线周期 IO/M* WR* RD*

存储器读 低 高 低

存储器写 低 低 高

I/O读 高 高 低

I/O写 高 低 高

4.12 答：

取该指令时引发存储器读总线 *** 作。执行该指令时引发I/O读总线 *** 作。（时序图略）

4.13 8088系统最小组态下，对指令ADD [2000H]，AX （长度3B）。

答：取该指令时需要3个总线周期，均为存储器读周期。

执行该指令时需要4个总线周期，2个为存储器读总线周期（读出字 *** 作数参与运算），2个为存储器写总线周期（保存16位运算结果）。

4.15 参见p.106图

74LS373 的G为电平锁存引脚，控制选通且转为无效时锁存数据。

OE* 输出允许引脚，信号来自ALE。

4.16 参见p.106图

数据收发器74LS245 是8位双向缓冲器，G*控制端为低电平有效，可传输数据；DIR控制导通方向：DIR＝1，A→B；DIR＝0，A←B。

4.17 参见p.111-112

归纳为：1、8086数据总线变为16位，数据地址线复用为AD15~AD0。

2、8086指令队列程度变为6字节长，当有2个字节空才取下一指令。

3、8088引脚IO/M* ，8086变为M/IO*；

4、引脚SS0* 变为BHE*/S7，BHE* 的作用是使D15~D8有效。

5、8086存储器组织为奇偶分块，偶地址取字只要读1次，奇地址取字需要读两次。

6、I/O端口大都采用偶地址，目的是引导8位数据到低8位总线AD7~AD0上，以提高效率。

=========================

5.1

Cache、主存和辅存的作用——参见 p.120～121

虚拟存储器——参见p.121

在CPU看来，访问主存和访问辅存有什么不同？

访问主存：通过存储器访问机器指令，按字随机访问。

访问辅存：通过 *** 作系统，按块顺序访问。

5.2 在半导体存储器中，RAM指的是 随机存取存储器 ，它可读可写，但断电后信息一般会 丢失 ；而ROM指的是 只读存储器 ，正常工作时只能从中 读取 信息，但断电后信息 不会丢失 。以EPROM芯片2764为例，其存储容量为8K×8位，共有 8 条数据线和 13 条地址线。用它组成64KB的ROM存储区共需 8 片2764芯片。

5.4 一个容量为4K×4位的假想RAM存储芯片，他应该有多少根地址线引脚和多少根数据线引脚？如果让你来进行设计，那么它还需要哪些控制引脚？这些引脚分别起什么样的控制作用？

解答：

4K×4的芯片应该有12根地址线引脚和4根数据线引脚。

控制引脚应该有：

读取信号OE*：有效时，表示读取存储单元的数据

写入信号WE*：有效时，表示将数据写入存储单元

片选信号CS*：有效时，表示选中该芯片，可以进行读写 *** 作。

5.7 什么是存储芯片的位扩充和地址扩充?采用静态RAM的芯片2114（1K*4位）或动态RAM的芯片4116（16K*1位）来组成32KB的RAM存储区，请问各需要多少芯片？在位方向和地址方向各需要进行什么样的扩充？

解答：（参见p.140） 使用多个芯片来扩充存储数据位的宽度，称为位扩充。

采用多个芯片在地址方向上进行扩充，称为地址扩充或字扩充。

用SRAM 2114组成32KBRAM存储区：2片为一组，得1KB，所以组成32KB就要32组，共需要64片SRAM 2114。

用DRAM 4116组成32KBRAM存储区：8片为一组，得16KB，所以组成32KB只要2组，共需要16片DRAM 4116。

机床作为机械制造业的重要基础装备，它的发展一直引起人们的关注，由于计算机技术的兴起，促使机床的控制信息出现了质的突破，导致了应用数字化技术进行柔性自动化控制的新一代机床－数控机床的诞生和发展。计算机的出现和应用，为人类提供了实现机械加工工艺过程自动化的理想手段。随着计算机的发展，数控机床也得到迅速的发展和广泛的应用，同时使人们对传统的机床传动及结构的概念发生了根本的转变。数控机床以其优异的性能和精度、灵捷而多样化的功能引起世人瞩目，并开创机械产品向机电一体化发展的先河。 数控机床是以数字化的信息实现机床控制的机电一体化产品，它把刀具和工件之间的相对位置，机床电机的启动和停止，主轴变速，工件松开和夹紧，刀具的选择，冷却泵的起停等各种 *** 作和顺序动作等信息用代码化的数字记录在控制介质上，然后将数字信息送入数控装置或计算机，经过译码，运算，发出各种指令控制机床伺服系统或其它的执行元件，加工出所需的工件。 数控机床与普通机床相比，其主要有以下的优点： 1. 适应性强，适合加工单件或小批量的复杂工件； 在数控机床上改变加工工件时，只需重新编制新工件的加工程序，就能实现新工件加工。 2. 加工精度高； 3. 生产效率高； 4. 减轻劳动强度，改善劳动条件； 5. 良好的经济效益； 6. 有利于生产管理的现代化。 数控机床已成为我国市场需求的主流产品，需求量逐年激增。我国数控机机床近几年在产业化和产品开发上取得了明显的进步，特别是在机床的高速化、多轴化、复合化、精密化方面进步很大。但是，国产数控机床与先进国家的同类产品相比，还存在差距，还不能满足国家建设的需要。 我国是一个机床大国，有三百多万台普通机床。但机床的素质差，性能落后，单台机床的平均产值只有先进工业国家的1/10左右，差距太大，急待改造。 旧机床的数控化改造，顾名思义就是在普通机床上增加微机控制装置，使其具有一定的自动化能力，以实现预定的加工工艺目标。 随着数控机床越来越多的普及应用，数控机床的技术经济效益为大家所理解。在国内工厂的技术改造中，机床的微机数控化改造已成为重要方面。许多工厂一面购置数控机床一面利用数控、数显、PC技术改造普通机床，并取得了良好的经济效益。我国经济资源有限，国家大，机床需要量大，因此不可能拿出相当大的资金去购买新型的数控机床，而我国的旧机床很多，用经济型数控系统改造普通机床，在投资少的情况下，使其既能满足加工的需要，又能提高机床的自动化程度，比较符合我国的国情。 1984年，我国开始生产经济型数控系统，并用于改造旧机床。到目前为止，已有很多厂家生产经济型数控系统。可以预料，今后，机床的经济型数控化改造将迅速发展和普及。所以说，本毕业设计实例具有典型性和实用性。 第二章总体方案的设计 2.1设计任务 本设计任务是对CA6140普通车床进行数控改造。利用微机对纵、横向进给系统进行开环控制，纵向（Z向）脉冲当量为0.01mm/脉冲，横向（X向）脉冲当量为0.005mm/脉冲，驱动元件采用步进电机，传动系统采用滚珠丝杠副，刀架采用自动转位刀架。 2.2总体方案的论证 对于普通机床的经济型数控改造，在确定总体设计方案时，应考虑在满足设计要求的前提下，对机床的改动应尽可能少，以降低成本。 （1）数控系统运动方式的确定 数控系统按运动方式可分为点位控制系统、点位直线控制系统、连续控制系统。由于要求CA6140车床加工复杂轮廓零件，所以本微机数控系统采用两轴联动连续控制系统。 （2）伺服进给系统的改造设计 数控机床的伺服进给系统有开环、半闭环和闭环之分。 因为开环控制具有结构简单、设计制造容易、控制精度较好、容易调试、价格便宜、使用维修方便等优点。所以，本设计决定采用开环控制系统。 （3）数控系统的硬件电路设计 任何一个数控系统都由硬件和软件两部分组成。硬件是数控系统的基础，性能的好坏直接影响整体数控系统的工作性能。有了硬件，软件才能有效地运行。 在设计的数控装置中，CPU的选择是关键，选择CPU应考虑以下要素： 1.时钟频率和字长与被控对象的运动速度和精度密切相关； 2.可扩展存储器的容量与数控功能的强弱相关； 3.I/O口扩展的能力与对外设控制的能力相关。 除此之外，还应根据数控系统的应用场合、控制对象以及各种性能、参数要求等，综合起来考虑以确定CPU。在我国，普通机床数控改造方面应用较普遍的是Z80CPU和MCS-51系列单片机，主要是因为它们的配套芯片便宜，普及性、通用性强，制造和维修方便，完全能满足经济型数控机床的改造需要。本设计中是以MCS-51系列单片机，51系列相对48系列指令更丰富，相对96系列价格更便宜，51系列中，是无ROM的8051，8751是用EPROM代替ROM的8051。目前，工控机中应用最多的是8031单片机。本设计以8031芯片为核心，增加存储器扩展电路、接口和面板 *** 作开关组成的控制系统。 2.3总体方案的确定 经总体设计方案的论证后，确定的CA6140车床经济型数控改造示意图如图所示。CA6140车床的主轴转速部分保留原机床的功能，即手动变速。车床的纵向（Z轴）和横向（X轴）进给运动采用步进电机驱动。由8031单片机组成微机作为数控装置的核心，由I/O接口、环形分配器与功率放大器一起控制步进电机转动，经齿轮减速后带动滚珠丝杠转动，从而实现车床的纵向、横向进给运动。刀架改成由微机控制的经电机驱动的自动控制的自动转位刀架。为保持切削螺纹的功能，必须安装主轴脉冲发生器，为此采用主轴靠同步齿形带使脉冲发生器同步旋转，发出两路信号：每转发出的脉冲个数和一个同步信号，经隔离电路以及I/O接口送给微机。如图2－1所示： 第三章 微机数控系统硬件电路设计 3.1微机数控系统硬件电路总体方案设计 本系统选用8031CPU作为数控系统的中央处理机。外接一片2764EPROM，作为监控程序的程序存储器和存放常用零件的加工程序。再选用一片6264RAM用于存放需要随机修改的零件程序、工作参数。采用译码法对扩展芯片进行寻址，采用74LS138译码器完成此功能。8279作为系统的输入输出口扩展，分别接键盘的输入、输出显示，8255接步进电机的环形分配器，分别并行控制X轴和Z轴的步进电机。另外，还要考虑机床与单片机之间的光电隔离，功率放大电路等。其硬件框图如图3－1所示： 图3－28031芯片内部结构图 各引脚功能简要介绍如下： ⒈源引脚 VSS：电源接地端。 VCC：＋5V电源端。 ⒉ 输入/输出（I/O）口线 8031单片机有P0、P1、P2、P3 4个端口，每个端口8根I/O线。当系统扩展外部存储器时，P0口用来输出低8位并行数据，P2口用来输出高8位地址，P3口除可作为一个8位准双向并行口外，还具有第二功能，各引脚第二功能定义如下： P3.0RXD：串行数据输入端。 P3.1TXD：串行数据输出端 P3.2INT0：外部中断0请求信号输入端。 P3.3INT1：外部中断1请求信号输入端。 P3.4T0：定时器/计数器0外部输入端 P3.5T1：定时器/计数器1外部输入端 P3.6WR：外部数据存储器写选通。 P3.7RD：外部数据存储器读选通。 在进行第二功能 *** 作前，对第二功能的输出锁存器必须由程序置1。 ⒊ 信号控制线 RST/VPD：RST为复位信号线输入引脚，在时钟电路工作以后，该引脚上出现两个机器周期以上的高电平，完成一次复位 *** 作。 8031单片机采用两种复位方式：一种是加电自动复位，另一种为开关复位。 ALE/PROG：ALE是地址锁存允许信号。它的作用是把CPU从P0口分时送出的低8位地址锁存在一个外加的锁存器中。 ：外部程序存储器读选通信号。当其为低电平时有效。

VPP：当EA为高电平且PC值小于0FFFH时CPU执行内部程序存储器中的程序。当EA为低电平时，CPU仅执行外部程序存储器中的程序。 XTAL1：震荡器的反相放大器输入，使用外部震荡器时必须接地； XTAL2：震荡器的反相放大器输出，使用外部震荡器时，接收外围震荡信号； （2）片外三总线结构 单片机在实际应用中，常常要扩展外部存储器、I/O口等。单片机的引脚，除了电源、复位、时钟输入以及用户I/O口外，其余的引脚都是为了实现系统扩展而设置的，这些引脚构成了三总线形式： ⒈地址总线AB 地址总线宽度为16位。因此，外部存储器直接寻址范围为64KB。由P0口经地址锁存器提供16位地址总线的低8位地址（A7～A0），P2口直接提供高8位地址（A15～A8）。 ⒉数据总线DB 数据总线宽度为8位，由P0口提供。 ⒊控制总线CB 控制总线由第二功能状态下的P3口和4根独立的控制线RST、EA、ALE和PSEN组成。其引脚图如图3－3所示： 3.1.28255A可编程并行I/O口扩展芯片 8255A可编程并行I/O口扩展芯片可以直接与MCS系列单片机系统总线连接，它具有三个8位的并行I/O口，具有三种工作方式，通过编程能够方便地采用无条件传送、查询传送或中断传送方式完成CPU与外围设备之间的信息交换。8255A的结构及引脚功能： 1、8255A的结构 8255A的内部结构如图3－4所示。其中包括三个8位并行数据I/O端口，二个工作方式控制电路，一个读/写控制逻辑电路和一个8位数据总线缓冲器。各部分功能介绍如下： （1）三个8位并行I/O端口A、B、CA口：具有一个8位数据输出锁存/缓冲器和一个8位数据输入锁存器。可编程为8位输入、或8位输出、或8位双向寄存器。B口：具有一个8位数据输出锁存/缓冲器和一个8位输入或输出寄存器，但不能双向输入/输出。C口：具有一个8位数据输出锁存/缓冲器和一个8位数据输入缓冲器，C口可分作两个4位口，用于输入或输出，也可作为A口和B口选通方式工作时的状态控制信号。 （2）工作方式控制电路 A、B两组控制电路把三个端口分成A、B两组，A组控制A口各位和C口高四位，B组控制B口各位和C口低四位。两组控制电路各有一个控制命令寄存器，用来接收由CPU写入的控制字，以决定两组端口的工作方式。也可根据控制字的要求对C口按位清“0”或置“1”。 （3）读/写控制逻辑电路 它接收来自CPU的地址信号及一些控制信号，控制各个口的工作状态。 （4）数据总线缓冲器 它是一个三态双向缓冲器，用于和系统的数据总线直接相连，以实现CPU和8255A之间信息的传送。

1、随机存储器

对于任意一个地址，以相同速度高速地、随机地读出和写入数据的存储器（写入速度和读出速度可以不同）。存储单元的内部结构一般是组成二维方矩阵形式，即一位一个地址的形式(如64k×1位)。但有时也有编排成便于多位输出的形式（如8k×8位）。

特点：这种存储器的特点是单元器件数量少，集成度高，应用最为广泛（见金属-氧化物-半导体动态随机存储器）。

2、只读存储器

用来存储长期固定的数据或信息，如各种函数表、字符和固定程序等。其单元只有一个二极管或三极管。一般规定，当器件接通时为“1”,断开时为“0”，反之亦可。若在设计只读存储器掩模版时,就将数据编写在掩模版图形中，光刻时便转移到硅芯片上。

特点：其优点是适合于大量生产。但是，整机在调试阶段，往往需要修改只读存储器的内容，比较费时、费事，很不灵活（见半导体只读存储器）。

3、串行存储器

它的单元排列成一维结构，犹如磁带。首尾部分的读取时间相隔很长，因为要按顺序通过整条磁带。半导体串行存储器中单元也是一维排列，数据按每列顺序读取，如移位寄存器和电荷耦合存储器等。

特点：砷化镓半导体存储器如1024位静态随机存储器的读取时间已达2毫秒，预计在超高速领域将有所发展。

扩展资料：

半导体存储器优点

1、存储单元阵列和主要外围逻辑电路制作在同一个硅芯片上，输出和输入电平可以做到同片外的电路兼容和匹配。这可使计算机的运算和控制与存储两大部分之间的接口大为简化。

2、数据的存入和读取速度比磁性存储器约快三个数量级,可大大提高计算机运算速度。

3、利用大容量半导体存储器使存储体的体积和成本大大缩小和下降。

参考资料来源：百度百科-半导体集成存储器

---