信号识别颗粒
概述
信号识别颗粒signal recognition particle （SRP）在真核生物细胞质中一种小分子RNA(300个核苷酸组成的7s RNA)和六种蛋白的信号识别颗粒复合体，此复合体能识别核糖体上新生肽末端的信号，顺序并与之结合，使肽合成停止，同时它又可和ER膜上的'停泊蛋白识别和结合，从而将mRNA上的核糖体，带到膜上。SRP上有三个结合位点：信号肽识别结合位点，SRP受体蛋白结合位点，翻译暂停结构域。
形态特征
存在于细胞质中，是一种细长形的含RNA蛋白，由6条多肽链和一个7SRNA组成，具有信号肽识别结构域和与核糖体A位点结合的结构域。
生理功能
SRP既能识别露出核糖体之外的信号肽并与之结合，又能识别内质网膜上的SRP受体。通常SRP与核糖体的亲和力较低，但当游离核糖体合成信号肽后，它便增加了与核糖体的亲和力，并与之结合形成SRP-核糖体复合体，由于SRP占据了核糖体的A位点，使蛋白质合成暂时终止。
溶解反应性磷
SRP（Solubility Reactive Phosphorus）溶解反应性磷，环境生物学概念
“大学生研究计划”
“大学生研究计划”（SRP）已于2004年开始组织实施，该项目的实施对于帮助大学生获得科学研究的基本训练和研究技能，以及培养学生的创新意识、创业精神和创造能力具有重要意义，是国内众多高校加强大学生推动本科生进行学术研究的一项重要实践教学措施。
此活动旨在引导和激励高校学生实事求是、刻苦钻研、勇于创新、多出成果、提高素质，培养学生创新精神和实践能力，并在此基础上促进高校学生自主创业能力，发现和培养一批在学术科技上有作为、有潜力的优秀人才。
并无常设的全国性大赛，多是一些大学单独举办的校级比赛。
“扩展电阻剖面分布法”
扩展电阻剖面分步法（SRP），一种测量半导体材料中掺杂浓度分布的方法。同样用来测量半导体材料掺杂浓度分布的还有二次离子质谱（SIMS）法。
外延(Epitaxy, 简称Epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si 或SiC/Si等)；同样实现外延生长也有很多方法，包括分子束外延(MBE)，超高真空化学气相沉积(UHV/CVD)，常压及减压外延(ATM &RP Epi)等等。本文仅介绍广泛应用于半导体集成电路生产中衬底为硅材料的硅(Si)和锗硅(SiGe)外延工艺。根据生长方法可以将外延工艺分为两大类(表1)：全外延(Blanket Epi)和选择性外延(Selective Epi, 简称SEG)。工艺气体中常用三种含硅气体源：硅烷(SiH4)，二氯硅烷(SiH2Cl2, 简称DCS) 和三氯硅烷(SiHCl3, 简称TCS)；某些特殊外延工艺中还要用到含Ge和C的气体锗烷(GeH4)和甲基硅烷(SiH3CH3)；选择性外延工艺中还需要用到刻蚀性气体氯化氢(HCl)，反应中的载气一般选用氢气(H2)。 外延选择性的实现一般通过调节外延沉积和原位(in-situ)刻蚀的相对速率大小来实现，所用气体一般为含氯(Cl)的硅源气体DCS，利用反应中Cl原子在硅表面的吸附小于氧化物或者氮化物来实现外延生长的选择性；由于SiH4不含Cl原子而且活化能低，一般仅应用于低温全外延工艺；而另外一种常用硅源TCS蒸气压低，在常温下呈液态，需要通过H2鼓泡来导入反应腔，但价格相对便宜，常利用其快速的生长率（可达到5 um/min）来生长比较厚的硅外延层，这在硅外延片生产中得到了广泛的应用。IV族元素中Ge的晶格常数(5.646A与Si的晶格常数(5.431A差别最小，这使得SiGe与Si工艺易集成。在单晶Si中引入Ge形成的SiGe单晶层可以降低带隙宽度，增大晶体管的特征截止频率fT(cut-off frequency)，这使得它在无线及光通信高频器件方面应用十分广泛；另外在先进的CMOS集成电路工艺中还会利用Ge跟Si的晶格常数失配(4%)引入的晶格应力来提高电子或者空穴的迁移率(mobility)，从而增大器件的工作饱和电流以及响应速度，这正成为各国半导体集成电路工艺研究中的热点。由于本征硅的导电性能很差，其电阻率一般在200ohm-cm以上，通常在外延生长的同时还需要掺入杂质气体(dopant)来满足一定的器件电学性能。杂质气体可以分为N型和P型两类：常用N型杂质气体包括磷烷(PH3)和砷烷(AsH3)，而P型则主要是硼烷(B2H6)。硅及锗硅外延工艺在现代集成电路制造中应用十分广泛，概括起来主要包括：1．硅衬底外延：硅片制造中为了提高硅片的品质通常在硅片上外延一层纯净度更高的本征硅；或者在高搀杂硅衬底上生长外延层以防止器件的闩锁（latch up）效应。2．异质结双极晶体管（Hetero-junction Bipolar Transistor,简称HBT)基区(base)异质结SiGe外延(图1)：其原理是在基区掺入Ge组分，通过减小能带宽度,从而使基区少子从发射区到基区跨越的势垒高度降低，从而提高发射效率γ, 因而，很大程度上提高了电流放大系数β。在满足一定的放大系数的前提下，基区可以重掺杂，并且可以做得较薄，这样就减少了载流子的基区渡越时间，从而提高器件的截止频率fT (Cut-Off Frequency)，这正是异质结在超高速，超高频器件中的优势所在。 3．CMOS源(source)漏(drain)区选择性Si/SiGe外延：进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减小，源漏极的结深越来越浅，需要采用选择性外延技术 (SEG)以增厚源漏极(elevated source/drain)来作为后续硅化(silicide)反应的牺牲层(sacrificial layer) (图2)，从而降低串联电阻，有报道称这项技术导致了饱和电流(Idsat)有15％的增加。 而对于正在研发中的65/45nm技术工艺，有人采用对PMOS源漏极刻蚀后外延SiGe层来引入对沟道的压应力(compressive stress) (图3)，以提高空穴(hole)的迁移率(mobility)，据报道称实现了饱和电流(Idsat)35％的增加。 应变硅(strain silicon)外延：在松弛(relaxed)的SiGe层上面外延一层单晶Si，由于Si跟SiGe晶格常数失配而导致Si单晶层受到下面SiGe层的拉伸应力(tensile stress)而使得电子的迁移率(mobility)得到提升(图4)，这就使得NMOS在保持器件尺寸不变的情况下饱和电流(Idsat)得到增大，而Idsat的增大意味着器件响应速度的提高，这项技术正成为各国研究热点。一般而言，一项完整的外延工艺包括3个环节：首先，根据需要实现的工艺结果对硅片进行预处理，包括去除表面的自然氧化层及硅片表面的杂质，对于重搀杂衬底硅片则必须考虑是否需要背封(backseal)以减少后续外延生长过程中的自搀杂。然后在外延工艺过程中需要对程式进行优化，如今先进的外延设备一般为单片反应腔，能在100秒之内将硅片加热到1100℃以上，利用先进的温度探测装置能将工艺温度偏差控制在2度以内，反应气体则可通过质量流量计(MFC)来使得流量得到精准控制。在进行外延沉积之前一般都需要H2烘烤(bake)这一步，其目的在于原位(in-situ)去除硅片表面的自然氧化层和其他杂质，为后续的外延沉积准备出洁净的硅表面状态。 最后在外延工艺完成以后需要对性能指标进行评估，简单的性能指标包括外延层厚度和电特性参数, 片内厚度及电特性均匀度(uniformity)，片与片间的重复性(repeatability)，杂质颗粒(particle)数目以及污染(contamination)；在工业生产中经常要求片内膜厚及电性的均匀度<1.5%(1σ)，对硅片厂家来说经常还要考查外延层的扩展电阻率曲线(SRP)以确定是否有污染存在及污染物杂质的量。特别地，对于SiGe工艺我们经常还需要测量Ge的含量及其深度分布，对于有搀杂的工艺我们还需要知道搀杂原子的含量及深度分布。另外晶格缺陷(defect)也是我们必须考虑的问题，一般而言，常常出现的有四种缺陷，包括薄雾(haze)，滑移线(slip line), 堆跺层错(stacking fault) 和穿刺(spike)，这些缺陷的存在对器件性能有很大影响，可以导致器件漏电流增大甚至器件完全失效而成为致命缺陷(killer effect)。一般来讲消除这些缺陷的办法是检查反应腔体漏率是否足够低(<1mTorr/min)，片内工艺温度分布是否均匀，承载硅片的基座或准备的硅片表面是否洁净、平坦等。经过外延层性能指标检测以后我们还需要对外延工艺进一步优化，以满足特定器件的工艺要求。硅衬底外延：硅片制造中为了提高硅片的品质通常在硅片上外延一层纯净度更高的本征硅；或者在高搀杂硅衬底上生长外延层以防止器件的闩锁（latch up）效应。专利名称：折叠式共源共栅运算放大器的制作方法技术领域：
本发明涉及放大器，尤其涉及一种折叠式共源共栅运算放大器。背景技术：
传统的运算放大器中，摆率(slew rate, SR)过小是限制运算放大器的高速应用的一个重要原因。摆率是指运算放大器的输出电压相对于时间的变化率的最大值。传统的折叠式共源共栅运算放大器为了获取高的摆率，一般采用增加电路中电流源的偏置电流的方法实现。图1是一种传统的折叠式共源共栅运算放大器，尾电流源M3的电流为I，当输入电压M4时，电路进入大信号工作状态，输入管M4导通、M9截止，M7和M8 亦截止，导致M5也截止，因此过电流源Ml的电流与过M4、M3的电流都为I。电流源M2与 Ml的宽长比等参数相当，因此过M2的电流亦为I，通过M6对输出端的负载电容充电，正摆率SRp = I/。其中Q表示负载电容的大小。反之，&—-&+>▲·「-—M4时，负载电容将放电，负摆率= I/Cl。Ml M8均为金属氧化物半导体场效应管(MOSFET)，以下简称MOS 管。该传统的折叠式共源共栅运算放大器一般采用增加尾电流源的偏置电流的方法增大摆率。然而，通过增加偏置电流的方法增大摆率，缺点是显而易见的，就是电路功耗亦会成倍增加，无法满足低功耗要求下的高速应用。
发明内容基于此，有必要提供一种高摆率的折叠式共源共栅运算放大器。—种折叠式共源共栅运算放大器，包括第一电流源、第二电流源、第一输入管、第二输入管、尾电流源、负载电流源、第二电压端以及输出管；所述第一电流源与所述第一输入管串联，第二电流源与所述第二输入管串联，所述第一输入管与所述第二输入管相连且连接处与所述尾电流源相连，所述尾电流源和所述负载电流源均连接第二电压端，所述负载电流源与所述输出管相连，所述第二电流源与第二输入管间设有输出端，且所述输出端与所述输出管相连；所述第二电流源是所述第一电流源的镜像电流源，流经所述第二电流源的电流与流经所述第一电流源的电流比值为大于1的定值。优选的，所述第一电流源和第一输入管之间还串联接有第一 MOS管。优选的，所述输出管是一个P型MOS管，所述输出管的源极连接所述输出端，所述输出管的漏极与所述负载电流源相连；所述第一 MOS管是一个P型MOS管，所述第一 MOS管的源极与第一电流源相连，所述第一 MOS管的漏极与第一输入管相连，所述第一 MOS管的栅极与所述输出管的栅极相连；所述第一 MOS管与输出管在电路结构上为对称结构，所述第一 MOS管与输出管的栅极电压相等。优选的，所述第一输入管和所述第二输入管为MOS管，所述第一输入管的栅极输入的电压与所述第二输入管的栅极输入的电压大小相等、方向相反，组成差分对。
优选的，其特征在于，所述第一电流源和第二电流源为P型MOS管且源极接第一电压端，所述第一电流源和第二电流源的栅极相互连接且接于第一 MOS管与第一输入管之间。优选的，还包括与所述输出端相连的缓冲输出模块，所述缓冲输出模块包括米勒电容、电阻以及缓冲单元，所述米勒电容的一端与所述输出端相连，另一端与所述电阻相连，所述缓冲单元的Vin端接于输出管和负载电流源之间，Vout端与所述电阻相连。优选的，所述缓冲输出单元采用共源放大器结构、推挽输出结构、源跟随器推挽输出结构中的一种。优选的，所述尾电流源是一个N型MOS管，所述尾电流源的漏极与所述第一输入管及第二输入管相连，所述尾电流源的源极与负载电流源连接。优选的，所述负载电流源是一个N型MOS管，其源极连接所述尾电流源和第二电压端，漏极与输出管相连。优选的，所述第一输入管和所述第二输入管为N型MOS管，所述第一输入管和第二输入管的源极相互连接且与所述尾电流源相连，所述第一输入管的漏极与所述第一 MOS管连接，所述第二输入管的漏极与所述输出端、第二电流源及输出管相连。上述折叠式共源共栅运算放大器，通过设置电流大小为第一电流源的数倍的镜像电流源(即第二电流源)，使得在尾电流源的偏置电流保持不变的情况下，能获得较大的输出端的输出电流，提高了摆率。而由于偏置电流不变，因此电路保持了较小的功耗。
图1是一种传统的折叠式共源共栅运算放大器的电路原理图；图2是一个实施例中折叠式共源共栅运算放大器的电路原理图；图3是再一个实施例中折叠式共源共栅运算放大器的电路原理图；图4是另一实施例中折叠式共源共栅运算放大器的电路原理图；图5是缓冲单元采用共源放大器结构时的电路原理图；图6是缓冲单元采用推挽输出结构时的电路原理图；图7是缓冲单元采用源跟随器推挽输出结构时的电路原理图。
具体实施方式为使本发明的目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。图2是一个实施例中折叠式共源共栅运算放大器的电路原理图。折叠式共源共栅运算放大器100包括第一电流源10、第二电流源20、第一输入管40、第二输入管50、尾电流源30、负载电流源70以及输出管60。第一电流源10与第一输入管40串联。第二电流源20与第二输入管50串联，第一输入管40与第二输入管50相连且连接处与尾电流源30相连。尾电流源30和负载电流源70均连接第二电压端。负载电流源70与输出管60相连。第二电流源20与第二输入管 50间设有输出端102，且输出端102与输出管60相连。第一输入管40和第二输入管50为MOS管。在本实施例中，第一输入管40的栅极输入的电压Vin+与第二输入管的栅极输入的电压Vin_大小相等、方向相反，组成差分对。第二电流源20是第一电流源10的镜像电流源，流经第二电流源20的电流与流经第一电流源10的电流比值为定值X，X >1。过输出管60和负载电流源70的电流相等。在另一个实施例中，折叠式共源共栅运算放大器还包括第一 MOS管，第一 MOS管串联接于第一电流源10和第一输入管40之间。图3是再一个实施例中折叠式共源共栅运算放大器的电路原理图，折叠式共源共栅运算放大器200包括第一电流源Ml、第一 MOS管M8、第二电流源M2、第一输入管M4、第二输入管M5、尾电流源M3、负载电流源M7以及输出管M6。第一电流源Ml是一个P型MOS管，其源极连接高压端Vdd (即第一电压端)，漏极与第一 MOS管M8相连，栅极与第二电流源M2相连。第一 MOS管M8是一个P型MOS管，其源极与第一电流源Ml的漏极相连，漏极与第一电流源Ml的栅极相连，栅极与输出管M6相连。第二电流源M2是一个P型MOS管，其源极连接高压端VDD，栅极与第一电流源Ml的栅极以及第一 MOS管M8的漏极相连。第一输入管M4、第二输入管M5是相同的N型MOS管，第一输入管M4的栅极是差分对正电压的输入端，第二输入管M5的栅极是差分对负电压的输入端；第一输入管M4和第二输入管M5的源极相互连接；第一输入管M4的漏极接第一 MOS管M8的漏极，第二输入管M5 的漏极接输出管M6。尾电流源M3是一个N型MOS管，其漏极接第一输入管M4和第二输入管M5的源极， 源极与负载电流源M7连接。负载电流源M7是一个N型MOS管，其源极接尾电流源M3的源极且连接电路的低压端Vss (即第二电压端)，漏极与输出管M6相连。输出管M6是一个P型MOS管，其栅极与第一 MOS管M8的栅极相连，源极与第二电流源M2以及第二输入管M5的漏极相连(还连接输出端20 ，漏极与负载电流源M7的漏极相连。其中输出管M6和第一 MOS管M8的栅极电压为Vbl，尾电流源M3和负载电流源M7的栅极电压为Vb2。第一 MOS管M8与输出管M6在电路结构上实现一个对称，这两个MOS管的源极电压近似相等，栅极电压相等，宽长比可以不相同。第一电流源Ml的栅极与第一 MOS管M8漏极相连，相对于未设置第一 MOS管M8的情况(例如第一电流源Ml的栅极直接连接Ml的漏极)，第一电流源Ml能够获得更低的栅极电压，这样第一电流源Ml的面积可以做得更小。 另外第一 MOS管M8与输出管M6在电路结构上实现一个对称，使得第一电流源Ml和第二电流源M2的漏端电压近似相等，从而使第二电流源M2镜像第一电流源Ml的精度能够得到保证。本实施例中，第二电流源M2与第一电流源Ml的宽长比为3 1，差分对的尾电流源M3的电流的大小为I，同时令负载电流源M7的电流大小也为I。当输入电压_时(其中VdastM4表示第一输入管M4的过驱动电压)，第一输入管M4导通，第二输入管M5截止，电路进入大信号工作状态，差分对的尾电流源M3的电流全部流过第一输入管M4，也就流过第一 MOS管M8及第一电流源Ml。因此流过第一电流源Ml的电流大小为I，流过第二电流源M2的电流大小为31。又因为流过负载电流源M7的电流为I，因此过输出管M6的电流亦为I，输出端202的输出电流I。ut = 3I-I = 21，正摆率SRpi = 2I/Q，其中Q表示负载电容的大小。当输入电压M4W，第二输入管M5导通，第一输入管M4截止，电路进入大信号工作状态，差分对的尾电流源M3的电流I全部流过第二输入管M5。由于第一输入管M4截止，第一电流源Ml、第二电流源M2亦截止，又因为流过负载电流源M7的电流为 I，因此过输出管M6的电流亦为I，负载电容通过输出端202放电的电流为1+1 = 21，负摆率 SI N1 = 2I/Cl。可见，同背景技术中图1所示传统的折叠式共源共栅运算放大器相比，在偏置电流相等的情况下，图3所示的折叠式共源共栅运算放大器200的摆率是前者的两倍。并且图3所示实施例相对于图1所示的传统技术并未增加额外的MOS管，未增加电路的复杂度。 相对于传统技术，本发明在功耗相等的情况下，摆率更高；在增加同样大小的偏置电流时， 摆率提高的幅度是传统技术的2倍。图4是另一实施例中折叠式共源共栅运算放大器的电路原理图，其与图3所示实施例的主要区别在于增加了缓冲输出模块220。缓冲输出模块220包括米勒电容C。2、电阻 R以及缓冲单元222。米勒电容C。2的一端与输出管M6的源极(以及输出端)相连，另一端与电阻R相连，缓冲单元222的Vin端与输出管M6的漏极及负载电流源M7的漏极相连， Vout端与电阻R相连。设置参数合适的米勒电容Cc2及电阻R，能够对输入级和缓冲输出级的极点进行调节，以改善系统的稳定性。缓冲单元222可以采用不同的结构实现，例如共源放大器结构、推挽输出结构、源跟随器推挽输出结构等。图5是缓冲单元222采用共源放大器结构时的电路原理图。该实施例中，缓冲单元222包括P型MOS管M31和N型MOS管M32，P型MOS管M31的源极与Vdd端相连，漏极与 N型MOS管M32的漏极相连，且连接V。ut端。N型MOS管M32的栅极为Vin端，源极连接Vss端。图6是缓冲单元222采用推挽输出结构时的电路原理图。缓冲单元222包括P型 MOS管M33和N型MOS管M34，两MOS管的栅极连接Vin端，漏极连接V。ut端。P型MOS管M33 的源极与Vdd端相连，N型MOS管M34的源极连接Vss端。图7是缓冲单元222采用源跟随器推挽输出结构时的电路原理图。缓冲单元222 包括N型MOS管M35和P型MOS管M36，两MOS管的栅极连接Vin端，源极连接V。ut端。N型 MOS管M35的漏极与Vdd端相连，P型MOS管M36的漏极连接Vss端。前述折叠式共源共栅运算放大器200还可以通过同时调节第二电流源M2与第一电流源Ml的宽长比以及负载电流源M7的偏置电流来提高摆率。以图4所示的实施例为例， 当第二电流源M2与第一电流源Ml的宽长比为X 1时，相应调节器件参数使得过M7的偏置电流大小为(X-I) 1/2。当输入电压-Vm_ >V^F- M4时，第一输入管M4导通，第二输入管M5截止，电
路进入大信号工作状态，差分对的尾电流源M3的电流全部流过第一输入管M4，也就流过第一 MOS管M8及第一电流源Ml。因此流过第一电流源Ml的电流大小为I，流过第二电流源 M2的电流大小为X*I，又因为流过负载电流源M7的电流为(X-I) 1/2，因此过输出管M6的电流亦为(X-I) 1/2，对米勒电容Cc2的充电电流达到=X
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